JPH04162140A - Osの割込みレベル変更方式 - Google Patents
Osの割込みレベル変更方式Info
- Publication number
- JPH04162140A JPH04162140A JP28706590A JP28706590A JPH04162140A JP H04162140 A JPH04162140 A JP H04162140A JP 28706590 A JP28706590 A JP 28706590A JP 28706590 A JP28706590 A JP 28706590A JP H04162140 A JPH04162140 A JP H04162140A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processing
- stacker
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコントローラシステムのOS割込み処理に係り
、特に優先順位が高い非同期で頻発に入力される外部入
出力装置に好的な、割込み制御方式に関する。
、特に優先順位が高い非同期で頻発に入力される外部入
出力装置に好的な、割込み制御方式に関する。
従来の割込み処理は1割込みに優先度がある場合、一連
の割込みが終了するまで、その割込みレベルで割込禁止
状態となってしまい、以降同等以下の優先順位のものが
受付けられなくなり、非同期に頻発に入力される装置の
場合、処理が間に合わず情報の紛失、破壊などが発生し
ていた。
の割込みが終了するまで、その割込みレベルで割込禁止
状態となってしまい、以降同等以下の優先順位のものが
受付けられなくなり、非同期に頻発に入力される装置の
場合、処理が間に合わず情報の紛失、破壊などが発生し
ていた。
なお、この種の文献として関連するものには。
[日本シグネテイクス・マイクロプロセッサ・データマ
ニュアル5CN6800 (1988年)」及び。
ニュアル5CN6800 (1988年)」及び。
「日本A、M D−A m 7990 Local、
Area NetworkFamily(Lance
)Technical Manual(1988年)項
l−544,6割込み」等が挙げられる。
Area NetworkFamily(Lance
)Technical Manual(1988年)項
l−544,6割込み」等が挙げられる。
〔発明が解決しようとする課題]
上記従来技術は、処部入出力装置の割込みに対して装置
毎に決定された割込みレベルで割込みが禁止され、OS
の割込み解析処理を経て、入出力データのチエツクを行
い、入出力データに従い対応するタスクに対して、入出
力データを報告していた、この場合割込みレベルの割込
み禁止時間が長くなり1割込み処理実行中に新たに入出
力装置からの割込みがあった場合の点について配慮がさ
れておらず1割込み待ち時間が長くなり入力データ取込
み中に次の入力データが受信バッファに入力されてしま
い前に入力されたデータが破壊されたり、紛失するなど
、入力データなどの信頼性または応答性などに問題があ
った。
毎に決定された割込みレベルで割込みが禁止され、OS
の割込み解析処理を経て、入出力データのチエツクを行
い、入出力データに従い対応するタスクに対して、入出
力データを報告していた、この場合割込みレベルの割込
み禁止時間が長くなり1割込み処理実行中に新たに入出
力装置からの割込みがあった場合の点について配慮がさ
れておらず1割込み待ち時間が長くなり入力データ取込
み中に次の入力データが受信バッファに入力されてしま
い前に入力されたデータが破壊されたり、紛失するなど
、入力データなどの信頼性または応答性などに問題があ
った。
本発明は入出力装置からの割込みに対し割込み禁止時間
の短縮化を図り応答性を向上することを目的としており
、さらに入力バッファの取込み遅れによる紛失、破壊な
どの防止をすることを目的とする。
の短縮化を図り応答性を向上することを目的としており
、さらに入力バッファの取込み遅れによる紛失、破壊な
どの防止をすることを目的とする。
上記目的を達成するために、入出力装置から優先順位の
高い割込みを受けた場合に入出力装置に対し割込みのリ
セット処理を行い自分の割込みレベルを変更し、本レベ
ルと現在システムスタッカーに格納されている、割込み
中断プログラムの割込みレベルを比較して行き本レベル
より低いものを検索してその位置に本人出力装置に対す
る後処理プログラムの開始アドレス及び実行レジスタ類
をシステムスタッカを操作し格納し、割込み発生以前に
実行していたプログラムを再実行させ、再度優先順位の
高い割込みを受付られるようにしたものである。
高い割込みを受けた場合に入出力装置に対し割込みのリ
セット処理を行い自分の割込みレベルを変更し、本レベ
ルと現在システムスタッカーに格納されている、割込み
中断プログラムの割込みレベルを比較して行き本レベル
より低いものを検索してその位置に本人出力装置に対す
る後処理プログラムの開始アドレス及び実行レジスタ類
をシステムスタッカを操作し格納し、割込み発生以前に
実行していたプログラムを再実行させ、再度優先順位の
高い割込みを受付られるようにしたものである。
OSの割込みレベル変更方式は、外部入出力装置から受
ける優先順位の高い割込みで占有する割込みレベルを、
割込み情報および実行レジスタ類をシステム・スタッカ
に退避し、現行の割込みレベルで禁止されている割込み
状態をレベルを下げることにより、割込みを受付可能状
態とする。
ける優先順位の高い割込みで占有する割込みレベルを、
割込み情報および実行レジスタ類をシステム・スタッカ
に退避し、現行の割込みレベルで禁止されている割込み
状態をレベルを下げることにより、割込みを受付可能状
態とする。
それによって、外部入出力装置はOSの割込み処理実行
中による割込み禁止状態が極端に短かくなるため1割込
み待ちが発生しにくくなり、割込み待ちによる入力デー
タの破壊および割込み情報の紛失による外部入出力装置
の誤動作がない。
中による割込み禁止状態が極端に短かくなるため1割込
み待ちが発生しにくくなり、割込み待ちによる入力デー
タの破壊および割込み情報の紛失による外部入出力装置
の誤動作がない。
以下、本発明の一実施例を第1図、第2図、第3図、第
4図により説明する。
4図により説明する。
第1図は全体を示す構成図であり以下により構成される
、本装置は各処理プログラムの核となるOS1と本装置
に指令を行うホスト計算機インターフェイス回路2およ
び各計算機を通信バスで接続するための通信バスおよび
その通信バスからの情報の入出力を行うための回線制御
回路3、本装置にクロックを供給するためのタイマ制御
回路4から構成される:OS1の内部構成はホスト計算
機インタフェイス回路29回線制御回路3およびタイマ
制御回路4などの外部回路からの割込みを受付ける、割
込み制御部5とホスト計算機からの指令により割込み制
御部5から処理部を移され、指令の状態を管理、制御す
る指令制御部6、同じく、他の計算機からの情報により
割込み制御部5から処理部を移され通信の状態を管理、
制御する通信制御部7、同様にタイマの割込みによって
割込み制御部5から処理部を移されタイマの管理を行う
タイマ制御部8、および各制御部またはアプリケーショ
ンタスクから起動されタスクの実行順序、資源などを制
御、管理するタスク制御部9とから構成される、またタ
イマ制御部8は指令制御部6および通信制御部7に対し
て時間監視を行っている。
、本装置は各処理プログラムの核となるOS1と本装置
に指令を行うホスト計算機インターフェイス回路2およ
び各計算機を通信バスで接続するための通信バスおよび
その通信バスからの情報の入出力を行うための回線制御
回路3、本装置にクロックを供給するためのタイマ制御
回路4から構成される:OS1の内部構成はホスト計算
機インタフェイス回路29回線制御回路3およびタイマ
制御回路4などの外部回路からの割込みを受付ける、割
込み制御部5とホスト計算機からの指令により割込み制
御部5から処理部を移され、指令の状態を管理、制御す
る指令制御部6、同じく、他の計算機からの情報により
割込み制御部5から処理部を移され通信の状態を管理、
制御する通信制御部7、同様にタイマの割込みによって
割込み制御部5から処理部を移されタイマの管理を行う
タイマ制御部8、および各制御部またはアプリケーショ
ンタスクから起動されタスクの実行順序、資源などを制
御、管理するタスク制御部9とから構成される、またタ
イマ制御部8は指令制御部6および通信制御部7に対し
て時間監視を行っている。
以下第2図の計算機システムの通信制御装置のブロック
図、第3図の割込み発生によるスタッカ操作処理例、第
4図のスタッカ操作処理フローを用い詳細な構成ならび
に動作説明を行う。
図、第3図の割込み発生によるスタッカ操作処理例、第
4図のスタッカ操作処理フローを用い詳細な構成ならび
に動作説明を行う。
第2図は通信制御装置10を示す構成図であり以下によ
り構成されている。ホスト計算機とのインタフェイスバ
ス11はホスト計算機とホスト計算機インタフェイス回
路2より接続される。ホスト計算機制御部12はホスト
計算機と通信制御装置10内で使用される内部インタフ
ェイスバス13との中介を行い各インタフェイスバスに
おける信号のタイミング調整を行う役割を担っている、
この内部インタフェイスバス13は通信制御装置10の
各構成部を継ぐ主要バスであり、各構成部における動作
の判断、制御を行う演算処理部14とホスト計算機から
の命令および解釈、実行ならびに通信制御9回線情報取
得等といった所定の処理を行う処理プログラムを記憶し
ているプログラム記憶部15とデータ通信に必要な情報
を付加し送信処理を行う1回線制御回路3を有する通信
制御部16とから成る。
り構成されている。ホスト計算機とのインタフェイスバ
ス11はホスト計算機とホスト計算機インタフェイス回
路2より接続される。ホスト計算機制御部12はホスト
計算機と通信制御装置10内で使用される内部インタフ
ェイスバス13との中介を行い各インタフェイスバスに
おける信号のタイミング調整を行う役割を担っている、
この内部インタフェイスバス13は通信制御装置10の
各構成部を継ぐ主要バスであり、各構成部における動作
の判断、制御を行う演算処理部14とホスト計算機から
の命令および解釈、実行ならびに通信制御9回線情報取
得等といった所定の処理を行う処理プログラムを記憶し
ているプログラム記憶部15とデータ通信に必要な情報
を付加し送信処理を行う1回線制御回路3を有する通信
制御部16とから成る。
次に第3図のスタッカ操作処理例および第4図のスタッ
カ動作フローを用いて割込み制御部5の処理動作を以下
に示す。
カ動作フローを用いて割込み制御部5の処理動作を以下
に示す。
割込み発生時システムスタッカ17は通信制御部W10
に通信処理の優先順位の高い割込みが入力された後側込
み発生以前に実行していた処理モジュールのレジスタの
内容(スタッカ退避レジスタa)をスタッカに格納した
状態を示す(処理A)スタッカ退避レジスタbおよびC
は本割込み以前に本割込みより優先順位の低い割込みで
退避したレジスタである。
に通信処理の優先順位の高い割込みが入力された後側込
み発生以前に実行していた処理モジュールのレジスタの
内容(スタッカ退避レジスタa)をスタッカに格納した
状態を示す(処理A)スタッカ退避レジスタbおよびC
は本割込み以前に本割込みより優先順位の低い割込みで
退避したレジスタである。
次に処理Bによって割込み発生要因のリセットを行い、
回線制御回路3に対し割込みサイクルの終了を知らせる
、処理Cにおいて本割込みがOS実行中の割込みなのか
判定を行い、OSが実行中でない場合にはスタッカの内
容が以前空であるために処理Fに処理を移し割込みレベ
ルの変更処理を行い、次の通信処理装置からの割込みを
受付可能状態とし以降の割込み解析処理を行い通信制御
部7へ処理部を移す。
回線制御回路3に対し割込みサイクルの終了を知らせる
、処理Cにおいて本割込みがOS実行中の割込みなのか
判定を行い、OSが実行中でない場合にはスタッカの内
容が以前空であるために処理Fに処理を移し割込みレベ
ルの変更処理を行い、次の通信処理装置からの割込みを
受付可能状態とし以降の割込み解析処理を行い通信制御
部7へ処理部を移す。
処理りでは、本割込みがOS実行中の割込みであればス
タッカに格納されている割込みレベルをレベル変更後の
割込禁止レベルより優先順位の低い所まで検索して行き
(本例の場合スタッカ退避レジスタbおよびCは変更レ
ベルより高いとした)本割込みでスタッカに退避したス
タッカ退避レジスタaを作業エリアに移し、以前から格
納されていたスタッカ退避レジスタbおよびCを割込み
レベル変更後のシステムスタッカ18のスタッカ退避レ
ジスタb′およびC′の位置へ移動し、現行作業のレジ
スタ及び割込み解析処理を実行先アドレスとするプログ
ラム逐時制御カウンタをスタッカ退避レジスタdに格納
する。処理Eにおいては処理りにおいて作業エリアに移
したレジスタの内容を現行レジスタに復帰する、これに
より割込発生以前の処理が再度実行され1通信処理にお
ける割込み禁止状態が解除され新しい通信処理の割込み
が入力可能となる。またスタッカ退避レジスタdの内容
はOSが実行されるにつれ処理が再開され机 本実施例によれば、頻発に入力される通信処理に対して
受信バッファの重なりによる電文破壊および電文の紛失
がなくなり通信制御装置全体の信頼性の向上および通信
処理効率の向上に効果がある。
タッカに格納されている割込みレベルをレベル変更後の
割込禁止レベルより優先順位の低い所まで検索して行き
(本例の場合スタッカ退避レジスタbおよびCは変更レ
ベルより高いとした)本割込みでスタッカに退避したス
タッカ退避レジスタaを作業エリアに移し、以前から格
納されていたスタッカ退避レジスタbおよびCを割込み
レベル変更後のシステムスタッカ18のスタッカ退避レ
ジスタb′およびC′の位置へ移動し、現行作業のレジ
スタ及び割込み解析処理を実行先アドレスとするプログ
ラム逐時制御カウンタをスタッカ退避レジスタdに格納
する。処理Eにおいては処理りにおいて作業エリアに移
したレジスタの内容を現行レジスタに復帰する、これに
より割込発生以前の処理が再度実行され1通信処理にお
ける割込み禁止状態が解除され新しい通信処理の割込み
が入力可能となる。またスタッカ退避レジスタdの内容
はOSが実行されるにつれ処理が再開され机 本実施例によれば、頻発に入力される通信処理に対して
受信バッファの重なりによる電文破壊および電文の紛失
がなくなり通信制御装置全体の信頼性の向上および通信
処理効率の向上に効果がある。
本発明によれば、割込みの優先順位があるコントローラ
システムで優先順位の高い割込みが頻発に入力される場
合、割込み処理を最小限に割込み禁止時間で入力可能な
ため、入力データの紛失。
システムで優先順位の高い割込みが頻発に入力される場
合、割込み処理を最小限に割込み禁止時間で入力可能な
ため、入力データの紛失。
破壊などを防止できるため信頼性の面での効果がある。
また、全体的な稼動率をとった場合システムの空時間を
利用して処理を行えるので効率向上の効果もある。
利用して処理を行えるので効率向上の効果もある。
第1図は全体構成図、第2図は通信制御装置のブロック
図、第3図は一実施例を示す割込み発生時のシステムス
タッカの使用例を示す図、第4図は一実施例を示すスタ
ッカ動作フロー図である。 1・OS,2・・・ホスト計算機インタフェイス回路、
3・・回線制御回路、4・・タイマ制御回路、5 割込
み制御部、6・・・指令制御部、7・・通信制御部。 8・・・タイマ制御部、9・・・タスク制御部、1o
通信制御装置、11・・・ポスト計算機インタフェイス
バス、12・・ホスト計算機制御部、13・内部インタ
フェイスバス、14・・・演算処理部、15 ・プログ
ラム記憶部、16・・通信制御部、17・・・割込み発
生時システムスタッカ、18・・割込みレベル変更後シ
ステムスタッカ、a = d・スタッカ退避レジスタ、
b′〜C′・・・移動後のスタッカ退避レジスタ、A−
F・・・スタッカ動作フロー処理モジュール。 第1図 第2図 第3図 第4図
図、第3図は一実施例を示す割込み発生時のシステムス
タッカの使用例を示す図、第4図は一実施例を示すスタ
ッカ動作フロー図である。 1・OS,2・・・ホスト計算機インタフェイス回路、
3・・回線制御回路、4・・タイマ制御回路、5 割込
み制御部、6・・・指令制御部、7・・通信制御部。 8・・・タイマ制御部、9・・・タスク制御部、1o
通信制御装置、11・・・ポスト計算機インタフェイス
バス、12・・ホスト計算機制御部、13・内部インタ
フェイスバス、14・・・演算処理部、15 ・プログ
ラム記憶部、16・・通信制御部、17・・・割込み発
生時システムスタッカ、18・・割込みレベル変更後シ
ステムスタッカ、a = d・スタッカ退避レジスタ、
b′〜C′・・・移動後のスタッカ退避レジスタ、A−
F・・・スタッカ動作フロー処理モジュール。 第1図 第2図 第3図 第4図
Claims (1)
- 1、複数の割込みレベルを持つマイクロプロセッサと外
部入出力装置などを管理する入出力管理機能、及びタス
クの実行を制御するタスク管理機能を持つたOSと、各
々のアプリケーション機能を持つたタスク群から成る、
コントローラシステムにおいて外部入出力装置の割込み
を、割込み待ち状態を最小限にする目的で、割込みを速
やかに入力できる様、割込み情報を退避した後に自分の
割込みレベルを変更し、割込み受付可能状態とする機能
を有することを特徴とするOSの割込みレベル変更方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28706590A JPH04162140A (ja) | 1990-10-26 | 1990-10-26 | Osの割込みレベル変更方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28706590A JPH04162140A (ja) | 1990-10-26 | 1990-10-26 | Osの割込みレベル変更方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162140A true JPH04162140A (ja) | 1992-06-05 |
Family
ID=17712600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28706590A Pending JPH04162140A (ja) | 1990-10-26 | 1990-10-26 | Osの割込みレベル変更方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162140A (ja) |
-
1990
- 1990-10-26 JP JP28706590A patent/JPH04162140A/ja active Pending
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