JPH04162146A - インサーキット・エミュレータ及びそのカバレッジ測定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインサーキット・エミュレータ及びそのカバレ
ッジ測定方式に関し、特に命令先取機能を有するマイク
ロプロセッサのインサーキット・エミュレータに関する
。

〔従来の技術〕

従来より、マイクロプロセッサ応用機器開発時のプログ
ラムのデパック装置として、インサーキット・エミュレ
ータが広く用いられている。

インサーキット・エミュレータはターゲットとなるマイ
クロプロセッサ応用機器のマイクロプロセッサの代わり
となってプログラムを実行する装置で、任意の番地から
のプログラムの実行、停止、メモリの内容の参照、変更
、レジスタの内容の参照及び変更の機能などを持ってい
る。

このインサーキット・エミュレータにおいて、近年プロ
グラムのカバレッジ測定ができる物が増えつつある。

カバレッジとは、プログラム中の全ての命令のうち１回
以上実行した命令が何％あるかという指標で、そのプロ
グラムのテストの達成度を測る基準の一つとなっている
。

インサーキット・エミュレータでこのカバレッジを行う
方法としてはプログラムメモリと一対一に対応したカバ
レッジ・メモリを持ち、プログラム・フェッチ時にカバ
レッジ・メモリにそのプログラムがフェッチされたとい
う情報を書き込むのが一般的である。

この方法について、第３図を用いて詳細を説明する。

第３図は従来のインサーキット・エミュレータの一例の
カバレッジ・メモリの周辺の回路図である。

エミュレーションＣＰＵＩＩはターゲートとなるマイク
ロプロセッサ応用機器のマイクロプロセッサと等価な働
きをする。

スーパーバイザＣＰＵ２はインサーキット・エミュレー
タ全体の動作管理を行っている。

エミュレーションＣＰＵＩＩおよびスーパバイザＣＰＵ
−２のアドレスは、それぞれバッファ４゜バッファ５を
通してカバレッジ・メモリ６のアドレス人力Ａへ接続さ
れている。

また、スーパバイザＣＰＵ２のリード信号ＲＤは、セレ
クタ７を通りカバレッジ・メモリ６のアウトプット・イ
ネーブル人力丁「へ、エミュレーションＣＰＵＩ　１の
プログラム・フェッチ信号ＦＥＴＣＨ及びスーパバイザ
ＣＰＵ２のライト信号ＶＷはセレクタ７を通り、カバレ
ッジ・メモリ６のライト人力Ｔ「へ、スーパバイザＣＰ
Ｕ２のデータ・バスＤＢは相方向性バッファ９を通して
カバレッジ・メモリ６のデータ入出力りに接続されてい
る。

ここで、エミュレーションＣＰＵＩＩがターゲットとな
るマイクロプロセッサ応用機器のプログラムを実行して
いない状態（以下ブレーク状態と称する）では、図に示
していないが上方回路が出力するＢＲＥＡＫ／ｆＵＴ信
号が“１”となり、バッファ４．バッファ８がハイ・イ
ンピーダンスとなり、バッファ５．バッファ９がアクテ
ィブ状態となる。

またセレクタ７はセレクト入力Ｓが“１″のため、ＩＢ
、２Ｂの入力が選択され、スーパバイザＣＰＵ２のリー
ド信号、ライト信号がそれぞれＩＹ、２Ｙに出力される
。

この様に、ブレーク状態ではスーパバイザＣＰＵ２の信
号がカバレッジ・メモリ６に接続されている。

この状態でスーパバイザＣＰＵ２はカバレッジ　メモリ
６に全て“′Ｏ゛を書き込んでおく。

次に、エミュレーションＣＰＵＩ　１がターゲットとな
るマイクロプロセッサ応用機器のプログラムを実行して
いる状態（以下ラン状態と称する）では、ＢＲＥＡＫ／
ＲＵＮ信号が°０“°となり、バッファ４．８がアクテ
ィブ状態バッファ５．９がハイ・インピーダンス状態と
なる。

またセレクタはセレクト人力Ｓが“０”のため、ＩＡ、
２Ａの入力が選択され、ＩＹは°゛１°′が２Ｙはエミ
ュレーションＣＰＵＩＩのプログラム・フェッチ信号ｒ
が出力される。

この状態で、エミュレーションＣＰＵＩ　１から出力さ
れたアドレスがカバレッジ・メモリ６のアドレス入力へ
、プログラム・フェッチ信号ＦＥＴＣＨがライト信号Ｔ
「へそれぞれ接続されているため、プログラム・フェッ
チを行ったアドレスと同じアドレスのカバレッジ・メモ
リ６にデータ“１”を書き込む事になる。

この様にしてラン状態ではプログラムを実行したアドレ
スと同じアドレス・エリアにデータ“１”が書き込まれ
るため、ブレーク状態の時にこのカバレッジ・メモリ６
の内容をスーパバイザＣＰＵ２が読み出す事によりプロ
グラムを実行した部分と実行しなかった部分がわかる。

〔発明が解決しようとする課題〕

上述した従来のインサーキット・エミュレータは、プロ
グラム・フェッチ時にカバレッジ・メモリにプログラム
をフェッチしたという情報を書き込む構成になっており
、命令先取り機能を持ったマイクロプロセッサではプロ
グラムのフェッチは行ったが直前の命令が分岐命令のた
め、実際には実行されなかったという様な事が発生する
場合があり、カバレッジ測定に誤差が生じるという欠点
があった。

本発明の目的は、正確にカバレッジ測定のできるインサ
ーキット・エミュレータ及びそのカバレッジ測定方法を
提供することにある。

〔課題を解決するための手段〕

本発明のインサーキット・エミュレータは、命令先取り
機能を持つマイクロプロセッサのインサーキット・エミ
ュレータにおいて、該マイクロプロセッサのエミュレー
ションを行うエミュレーションＣＰＵのアドレスをデー
タ入力としかつ該エミュレーションＣＰＵのキュー・バ
ッファから実行ユニットへの命令取り込み信号をカウン
ト・アップ・クロック入力とするアドレス・カウンタと
、該アドレス・カウンタの出力をアドレス入力とするカ
バレッジ測定メモリとを有して構成されている。

また本発明のインサーキット・エミュレータのカバレッ
ジ測定方法は、エミュレーションＣＰＵとカバレッジ・
メモリを含み命令先取機能を有するマイクロプロセッサ
のインサーキット・エミュレータのカバレッジ測定方法
において、前記エミュレーションＣＰＵのアドレス信号
をアドレス・カウンタに入力して、キュー・バッファか
ら実行ユニット命令を取出した場合に前記エミュレーシ
ョンＣＰＵから出力されるキュー・リード信号によりカ
ウント・アップされた前記アドレス・カウンタの出力信
号を前記カバレッジ・メモリのアドレス端に入力し、か
つライト入力端には前記キュー・リード信号を入力して
構成されている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のカバレッジ・メモリの周辺
の回路図である。

第３図に示した従来例の回路と異なるのは、エミュレー
ションＣＰＵ　１のアドレスをデータ入力信号としかつ
その出力信号をバッファ４に入力するカウンタ３を挿入
している点と、カバレッジ・メモリ６へのライト信号が
ＦＥＴＣＨ信号の代りにキュー・バッファから実行ユニ
ットに命令を取り込だ時に出力されるキュー・リード信
号ＱＲＤへと変わった点である。

ブレーク状態の時の動作は、従来例と同一なので省略し
、ラン状態の時の動作について説明する。

エミュレーションＣＰＵＩは、命令先取り機能として内
部にキュー・バッファを持っており、メモリよりプログ
ラムをフェッチし、キュー・バッファへ取り込む際には
フェッチ信号丁１［丁］「肩−をアドレスと共に出力す
る。

そして命令を実行するために、キュー・バッファから実
行ユニットへ命令を取り込だ時にキュー・リード信号Ｑ
ＲＤを出力する。

また、分岐命令実行時には分岐先のプログラムフェッチ
を示すブランチ信号　　ＡＷ−Ｗを出力する。

次に、１００番地がらプログラムをフェッチし、順次命
令を実行して行き、１０２番地の命令が分岐命令で５０
０番地へ分岐する場合の回路動作について第２図のタイ
ミング図を用いて説明する。

まず、１００番地を分岐先のプログラムとしてフェッチ
し、以後１０１番地、１０２番地・・・と随時キューバ
ッファへと取り込まれて行くが、その時の７ドレス、Ｆ
ＥＴＣＨ信ＪＬ　　　Ａ　　　　ｆｉ号は第２図の様に
出力される。

カウンタ３はロード人力Ｌ（テフこＴ−に百＝罠ワ［下
「で−Ｗ信号が接続されており、１００番地というアド
レスをＢＲＡＮＣＨ信号によりプリセットされる。

一方、カバレッジ・メモリ６のアドレス人力Ａにはカウ
タ３の出力が接続されており、１００番地とっており、
ここでキューリード信号ＱＲＤが出力されるとカバレッ
ジ・メモリの１００番地に１”のデータが書き込まれる
。

その後、キューリード信号ＱＲＤの立ち上がりでカウン
タ・３はカウント・アップされ１０１番地となる。

以下、同様にキューリード信号ＱＲＤの出力タイミング
でカバレッジ・メモリ６にデータ“１”が書き込丈れて
いく。

ここで、分岐命令により５００番地へ分岐すると５００
番地のプログラム・フェッチでブランチ信号「「ＴＶσ
Ｗが出力され、カウンタ３は５００番地がロードされ、
以下前述と同様にキューリード信号ＱＲＤの出力タイミ
ングでカバレッジ・メモリ６にデータ“１”か書き込ま
れてゆく。

以上の様にプログラムを実行ユニットに取り込む時点で
カバレッジ・メモリ６にデータ“１″が書き込まれるた
め、１０３，１０４，１０５番地の様にプログラム・フ
ェッチは行ったが実行されなかった命令の場合はカバレ
ッジ・メモリ６には、データ“１”が書き込まれない。

従ってカバレッジ測定が正確にできる。

〔発明の効果〕

以上説明したように本発明は、エミュレーションＣＰＵ
のアドレスをデータ入力とし、キューリード信号により
カウント・アップするカウンタを持ち、そのカウンタの
出力をアドレス入力とするカバレッジ、・メモリを構成
する事によりプログラムのフェッチだけが発生し、実行
されなかったアドレスに対してはカバレッジ・メモリに
データが書き込まれないために、カバレッジ測定に誤差
が発生しないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のカバレッジ・メモリの周辺
の回路図、第２図は第１図の回路の動作を説明するため
の各部信号のタイミング図、第３図は従来のインサキッ
ト・エミュレータの一例のカバレッジ・メモリの周辺の
回路図である。 １．１１・・・エミュレーションＣＰＵ、２・・・スー
パバイザＣＰＵ、３・・・カウンタ、４，５．８・・・
バッファ、６・・・カバレッジ・メモリ、７・・・セレ
クタ、９・・・双方向性バッファ。

Claims (1)

1. 【特許請求の範囲】 １、命令先取り機能を持つマイクロプロセッサのインサ
   ーキット・エミュレータにおいて、該マイクロプロセッ
   サのエミュレーションを行うエミュレーションＣＰＵの
   アドレスをデータ入力としかつ該エミュレーションＣＰ
   Ｕのキュー・バッファから実行ユニットへの命令取り込
   み信号をカウント・アップ・クロック入力とするアドレ
   ス・カウンタと、該アドレス・カウンタの出力をアドレ
   ス入力とするカバレッジ測定メモリとを有することを特
   徴とするインサーキット・ミェレータ。 ２、エミェレーションＣＰＵとカバレッジ・メモリを含
   み命令先取機能を有するマイクロプロセッサのインサー
   キット・エミュレータのカバレッジ測定方法において、
   前記エミュレーションＣＰＵのアドレス信号をアドレス
   ・カウンタに入力して、キュー・バッファから実行ユニ
   ット命令を取出した場合に前記エミュレーションＣＰＵ
   から出力されるキュー・リード信号によりカウント・ア
   ップされた前記アドレス・カウンタの出力信号を前記カ
   バレッジ・メモリのアドレス端に入力し、かつライト入
   力端には前記キュー・リード信号を入力することを特徴
   とするインサーキット・エミュレータのカバレッジ測定
   方法。