JPH0477933A - 評価用マイクロプロセッサ - Google Patents
評価用マイクロプロセッサInfo
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- JPH0477933A JPH0477933A JP2191726A JP19172690A JPH0477933A JP H0477933 A JPH0477933 A JP H0477933A JP 2191726 A JP2191726 A JP 2191726A JP 19172690 A JP19172690 A JP 19172690A JP H0477933 A JPH0477933 A JP H0477933A
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- 239000000872 buffer Substances 0.000 claims abstract description 34
- 238000005259 measurement Methods 0.000 abstract description 20
- 229940036310 program Drugs 0.000 abstract 1
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインサーキットエミュレータで使用する評価用
マイクロプロセッサに関し、特に命令先取り機能を有す
る評価用マイクロプロセッサに関する。
マイクロプロセッサに関し、特に命令先取り機能を有す
る評価用マイクロプロセッサに関する。
一般的に、マイクロプロセッサを使用した応用機器の開
発時、ハードウェア、ソフトウェアのデバッグ装置とし
て、インサーキットエミュレータが広く用いられている
。
発時、ハードウェア、ソフトウェアのデバッグ装置とし
て、インサーキットエミュレータが広く用いられている
。
インサーキットエミューレータは対象とするマイクロプ
ロセッサと等価な動作を行う評価用マイクロプロセッサ
を用いて、ターゲットとなるマイクロプロセッサ応用機
器のマイクロプロセッサの代りにプログラムを実行、停
止し、またメモリ内容の参照、変更、レジスタ内容の参
照、変更機能等を有している。
ロセッサと等価な動作を行う評価用マイクロプロセッサ
を用いて、ターゲットとなるマイクロプロセッサ応用機
器のマイクロプロセッサの代りにプログラムを実行、停
止し、またメモリ内容の参照、変更、レジスタ内容の参
照、変更機能等を有している。
近年、この種のインサーキットエミュレータにおいて、
プログラムのカバレッジ測定ができる物が増えつつある
。カバレッジとは、プログラム中の全ての命令のうち、
１回以上実行した命令が全プログラムの何％であるかを
示す指標として、そのプラグラムのテストの達成度を測
る基準の１つとなっている。インサーキットエミュレー
タで上記カバレッジを行う方法としては、プログラムメ
モリと一対一に対応したカバレッジ測定用メモリを持ち
、プログラムフェッチ時に、カバレッジ測定用メモリに
そのプラグラムがフェッチされたという情報を書き込む
のが一般的である。
プログラムのカバレッジ測定ができる物が増えつつある
。カバレッジとは、プログラム中の全ての命令のうち、
１回以上実行した命令が全プログラムの何％であるかを
示す指標として、そのプラグラムのテストの達成度を測
る基準の１つとなっている。インサーキットエミュレー
タで上記カバレッジを行う方法としては、プログラムメ
モリと一対一に対応したカバレッジ測定用メモリを持ち
、プログラムフェッチ時に、カバレッジ測定用メモリに
そのプラグラムがフェッチされたという情報を書き込む
のが一般的である。
上述した従来の技術について図面を用いて説明する。第
５図はインサーキットエミュレータのカバレッジ測定回
路を示す図である。評価用マイクロプロセッサ（Ｃ）３
０はターゲットとなるマイクロプロセッサ応用機器に搭
載されるマイクロプロセッサと等価な働きをする。スー
パバイザ（ＣＰＵ）３１はインサーキットエミュレータ
全体の制御を行っている。評価用マイクロプロセッサ３
０とスーパバイザ３１のアドレスは、それぞれバッファ
３３．バッファ３４を通して、カバレッジ測定用メモリ
３５のアドレス入力（Ａ）へ接続されている。評価用マ
イクロプロセッサ３０のプログラムフェッチ信号（ＦＥ
ＴＣＨ）３９とスーパバイザ３１のライト信号（ＷＲ）
４０はセレクタ３６を通してカバレッジ測定用メモリ３
５のＷＲ大入力、スーパバイザ３］のリード信号（ＲＤ
）’４１はセレクタ３６を通してカバレッジ測定用メモ
リのアウトプットイネーブル（ＯＥ）へ、かつデータバ
スは双方向性バッファ３８を通してデータ入出力（Ｄ）
に接続されている。
５図はインサーキットエミュレータのカバレッジ測定回
路を示す図である。評価用マイクロプロセッサ（Ｃ）３
０はターゲットとなるマイクロプロセッサ応用機器に搭
載されるマイクロプロセッサと等価な働きをする。スー
パバイザ（ＣＰＵ）３１はインサーキットエミュレータ
全体の制御を行っている。評価用マイクロプロセッサ３
０とスーパバイザ３１のアドレスは、それぞれバッファ
３３．バッファ３４を通して、カバレッジ測定用メモリ
３５のアドレス入力（Ａ）へ接続されている。評価用マ
イクロプロセッサ３０のプログラムフェッチ信号（ＦＥ
ＴＣＨ）３９とスーパバイザ３１のライト信号（ＷＲ）
４０はセレクタ３６を通してカバレッジ測定用メモリ３
５のＷＲ大入力、スーパバイザ３］のリード信号（ＲＤ
）’４１はセレクタ３６を通してカバレッジ測定用メモ
リのアウトプットイネーブル（ＯＥ）へ、かつデータバ
スは双方向性バッファ３８を通してデータ入出力（Ｄ）
に接続されている。
次に、本カバレッジ測定回路の動作について説明する。
評価用マイクロプロセッサ３０かターゲットとなるマイ
クロプロセッサ応用機器のプログラムを実行していない
状態くブレーク状態）では、ＢＲＥＡＫ／ＲＵＮ信号３
２が“１′となる。この時、バッファ３３及びバッファ
３７はハイインピーダンス、バッファ３４及び双方向性
バッファ３８はアクティブ状態、またセレクタ３６はＩ
Ｂ、２Ｂの入力が選択される。つまり、ブレーク状態で
は、スーパバイザ３１のすべての信号がカバレッジ測定
用メモリ３５に接続されており、この状態であらかじめ
カバレッジ測定用メモリ３５にすべて“０′を書き込ん
でおく。
クロプロセッサ応用機器のプログラムを実行していない
状態くブレーク状態）では、ＢＲＥＡＫ／ＲＵＮ信号３
２が“１′となる。この時、バッファ３３及びバッファ
３７はハイインピーダンス、バッファ３４及び双方向性
バッファ３８はアクティブ状態、またセレクタ３６はＩ
Ｂ、２Ｂの入力が選択される。つまり、ブレーク状態で
は、スーパバイザ３１のすべての信号がカバレッジ測定
用メモリ３５に接続されており、この状態であらかじめ
カバレッジ測定用メモリ３５にすべて“０′を書き込ん
でおく。
次に、評価用マイクロプロセッサ３０がターゲットとな
るマイクロプロセッサ応用機器のプログラムの実行を開
始すると（ラン状態）、ＢＲＥＡＫ／ＲＵＮ信号３２が
０°となり、バッファ３４及び双方向性バッファ３８は
ハイインピーダンス、またバッファ３３．３７はアクテ
ィブ状態、またセレクタ３６はＬＡ、２Ａの入力が選択
される。つまり、ラン状態では、評価用マイクロプロセ
ッサ３０のアドレス出力が、カバレッジ測定用メモリ３
５のアドレス入力へ、プログラムフェッチ信号（ＦＥＴ
ＣＨ）３９がライト（ＷＲ）へ接続される為、プログラ
ムフェッチを行ったアドレスと同一アドレスのカバレッ
ジ測定用メモリ３５に１′が書き込まれる。
るマイクロプロセッサ応用機器のプログラムの実行を開
始すると（ラン状態）、ＢＲＥＡＫ／ＲＵＮ信号３２が
０°となり、バッファ３４及び双方向性バッファ３８は
ハイインピーダンス、またバッファ３３．３７はアクテ
ィブ状態、またセレクタ３６はＬＡ、２Ａの入力が選択
される。つまり、ラン状態では、評価用マイクロプロセ
ッサ３０のアドレス出力が、カバレッジ測定用メモリ３
５のアドレス入力へ、プログラムフェッチ信号（ＦＥＴ
ＣＨ）３９がライト（ＷＲ）へ接続される為、プログラ
ムフェッチを行ったアドレスと同一アドレスのカバレッ
ジ測定用メモリ３５に１′が書き込まれる。
従って、評価用マイクロプロセッサ３０によるターゲッ
トプログラムの実行停止後、ブレーク状態でカバレッジ
測定用メモリ３５の内容をスーパバイザ３１が読み出す
ことにより、プログラムをフェッチした部分とフェッチ
しなかった部分を判別することができる。
トプログラムの実行停止後、ブレーク状態でカバレッジ
測定用メモリ３５の内容をスーパバイザ３１が読み出す
ことにより、プログラムをフェッチした部分とフェッチ
しなかった部分を判別することができる。
上述した従来のインサーキットエミュレータのカバレッ
ジ測定回路は、評価用マイクロプロセッサのターゲット
プログラムフェッチ動作を測定する回路となっている。
ジ測定回路は、評価用マイクロプロセッサのターゲット
プログラムフェッチ動作を測定する回路となっている。
従って、命令先取り機能を有したマイクロプロセッサ（
評価用マイクロプロセッサ）では、分岐命令の実行によ
り、命令キューに先行フェッチされた後、実行されずに
無効とされてしまう無効フェッチ動作も測定してしまう
。この為、従来技術で述べた様に、実行されたプログラ
ムが全プログラムの何％に相当するかというカバレッジ
測定において、特に分岐命令を多用したプログラムでか
つ命令キューバッファのバッファ段数が多い場合、１０
〜２０％程度の誤差が生じるという欠点がある。
評価用マイクロプロセッサ）では、分岐命令の実行によ
り、命令キューに先行フェッチされた後、実行されずに
無効とされてしまう無効フェッチ動作も測定してしまう
。この為、従来技術で述べた様に、実行されたプログラ
ムが全プログラムの何％に相当するかというカバレッジ
測定において、特に分岐命令を多用したプログラムでか
つ命令キューバッファのバッファ段数が多い場合、１０
〜２０％程度の誤差が生じるという欠点がある。
本発明は命令先取り機能を有するマイクロプロセッサの
インサーキットエミュレータで使用される評価用マイク
ロプロセッサにおいて、次命令の実行アドレスを保持す
るマイクロプロセッサ内実行ユニットに存在するプログ
ラムカウンタの値とマイクロプロセッサ内命令キューバ
ッファから前記実行ユニットへの命令取り込み信号とを
外部に出力する制御回路を備える。
インサーキットエミュレータで使用される評価用マイク
ロプロセッサにおいて、次命令の実行アドレスを保持す
るマイクロプロセッサ内実行ユニットに存在するプログ
ラムカウンタの値とマイクロプロセッサ内命令キューバ
ッファから前記実行ユニットへの命令取り込み信号とを
外部に出力する制御回路を備える。
次に、本発明について図面を参照して説明する。
本発明の第１の実施例を示す第１図を参照すると、ここ
には命令先取り機能を有する評価用マイクロプロセッサ
＜Ａ）１の一般的な内部ハードウェア構成が示されてい
る。バス制御ユニット４は命令コードの先行フェッチ、
データアクセス等のバスサイクルを生成する外部記憶装
置とのインタフェースユニットである。命令キューバッ
ファ３はバス制御ユニット４で先行フェッチした命令を
一時的に保持しておくＦＩＦＯメモリである。実行ユニ
ット２は命令キューバッファ３に保持された命令を取り
込み実際に処理する。実行ユニット２は主として各命令
ごとのオペレーションを記述したマイクロコードを記憶
しておくマイクロＲＯＭと、命令のデコード及びマイク
ロコードの実行を行うマイクロシーケンサと、常に次命
令の実行アドレスを保持しておくプログラムカウンタ６
とで構成されている。制御回路（Ａ）５は出カバ°ツフ
ァ１４、プログラムカウンタ出力端子１１、ＱＲＤ信号
出力端子１２で構成されている。命令取り込み信号７
（ＱＲＤ信号）は命令キューバッファ３から実行ユニッ
ト２への命令取り込みタイミングを示す１システムクロ
ツクの負論理信号である。命令書き込み信号８ （ＱＷ
Ｒ信号）はバス制御ユニット４で先行フェッチした命令
を命令キューバッファ３へ書き込むタイミングを示す１
システムクロツクの負論理信号である。命令キュースト
ップ信号９ （ＱＳＴＰ信号）は命令キューバッファ３
が一杯であることを示す負論理のタイミング信号である
。命令キューフラッシュ信号１゜（ＱＦＬ信号）は分岐
命令の実行により不要になる命令キューバッファ３に保
持された命令を無効とする（フラッシュする）タイミン
グを示す１システムクロツクの負論理信号である。
には命令先取り機能を有する評価用マイクロプロセッサ
＜Ａ）１の一般的な内部ハードウェア構成が示されてい
る。バス制御ユニット４は命令コードの先行フェッチ、
データアクセス等のバスサイクルを生成する外部記憶装
置とのインタフェースユニットである。命令キューバッ
ファ３はバス制御ユニット４で先行フェッチした命令を
一時的に保持しておくＦＩＦＯメモリである。実行ユニ
ット２は命令キューバッファ３に保持された命令を取り
込み実際に処理する。実行ユニット２は主として各命令
ごとのオペレーションを記述したマイクロコードを記憶
しておくマイクロＲＯＭと、命令のデコード及びマイク
ロコードの実行を行うマイクロシーケンサと、常に次命
令の実行アドレスを保持しておくプログラムカウンタ６
とで構成されている。制御回路（Ａ）５は出カバ°ツフ
ァ１４、プログラムカウンタ出力端子１１、ＱＲＤ信号
出力端子１２で構成されている。命令取り込み信号７
（ＱＲＤ信号）は命令キューバッファ３から実行ユニッ
ト２への命令取り込みタイミングを示す１システムクロ
ツクの負論理信号である。命令書き込み信号８ （ＱＷ
Ｒ信号）はバス制御ユニット４で先行フェッチした命令
を命令キューバッファ３へ書き込むタイミングを示す１
システムクロツクの負論理信号である。命令キュースト
ップ信号９ （ＱＳＴＰ信号）は命令キューバッファ３
が一杯であることを示す負論理のタイミング信号である
。命令キューフラッシュ信号１゜（ＱＦＬ信号）は分岐
命令の実行により不要になる命令キューバッファ３に保
持された命令を無効とする（フラッシュする）タイミン
グを示す１システムクロツクの負論理信号である。
次に、上述した各信号の動作タイミングとプログラムカ
ウンタ６の値を第２図に示す各信号線の動作タイミング
図を参照して説明する。尚、第２図は特に無効フェッチ
動作とプログラムカウンタ６、ＱＲＤ信号７の関係を説
明する為に命令キューバッファ３の容量が３ワードの評
価用マイクオプロセッサ１が３ワードの命令コードで構
成される分岐命令（分岐命令の格納アドレスはＮ、Ｎ＋
１、Ｎ＋２＞を先行フェッチし、実際に実行した場合の
動作タイミングの一例について説明している。プログラ
ムカウンタ６は最初次に実行する命令（この場合分岐命
令）の先頭アドレスＮを示している。この状態でバス制
御ユニット４は、バスが前命令の処理に専有されていな
い為、３システムクロツクで構成される先行フェッチバ
スサイクル■、■、■を生成する。一方、バスサイクル
■、■、■により、バス制御ユニット４に先行フェッチ
された命令は、ＱＷＲ信号８、■′。
ウンタ６の値を第２図に示す各信号線の動作タイミング
図を参照して説明する。尚、第２図は特に無効フェッチ
動作とプログラムカウンタ６、ＱＲＤ信号７の関係を説
明する為に命令キューバッファ３の容量が３ワードの評
価用マイクオプロセッサ１が３ワードの命令コードで構
成される分岐命令（分岐命令の格納アドレスはＮ、Ｎ＋
１、Ｎ＋２＞を先行フェッチし、実際に実行した場合の
動作タイミングの一例について説明している。プログラ
ムカウンタ６は最初次に実行する命令（この場合分岐命
令）の先頭アドレスＮを示している。この状態でバス制
御ユニット４は、バスが前命令の処理に専有されていな
い為、３システムクロツクで構成される先行フェッチバ
スサイクル■、■、■を生成する。一方、バスサイクル
■、■、■により、バス制御ユニット４に先行フェッチ
された命令は、ＱＷＲ信号８、■′。
■′、■′のタイミングで命令キューバッファ３へ次々
に書き込まれる。この時、■′の書き込みにより、命令
キューバッファ３は一杯となり、ＱＳＴＰ信号９の■を
出力し、次の先行フェッチバスサイクル■を中断する。
に書き込まれる。この時、■′の書き込みにより、命令
キューバッファ３は一杯となり、ＱＳＴＰ信号９の■を
出力し、次の先行フェッチバスサイクル■を中断する。
同時に、このタイミングで前命令の処理が終了し、次に
命令を実行する為、ＱＲＤ信号７の■′″、■°′、■
“がアクティブとなり、命令キューバッファ３がら分岐
命令（Ｎ）、（Ｎ＋１＞、（Ｎ＋２＞が実行ユニット２
へ取り込まれる。一方、ＱＳＴＰ信号９の■は実行ユニ
ット２への命令取り込みにより、再び命令キューバッフ
ァ３に空ができる為、インアクティブ状態となり、先行
フェッチバスサイクル■が再び続行され、■′のタイミ
ングで命令キューバッファに次々と命令か書き込まれる
。プログラムカウンタ６の値は実行ユニット２への命令
取り込み信号７の取り込みタイミング■゛′、■′″、
■”″に応じてＮ＋１．Ｎ＋２．Ｎ−１−３とインクリ
メントされる。次に、実行ユニット２へ取り込まれた分
岐命令の実行により、分岐先アドレスＫをプログラムカ
ウンタ６ヘセツトすると同時に、命令キューバッファ３
のフラッシュ動作タイミングを示すＱＦＬ信号１０の■
を出力し、先行フェッチバスサイクル■、つまりＱＷＲ
信号８により命令キューバッファ３に書き込んだ命令（
Ｎ −１−３）を無効として、分岐命令実行処理を終了
する。バス制御ユニッ１〜４は分岐命令の実行処理に応
じて分岐先アドレスＫからの先行フェッチバスサイクル
■を生成し、以降再び次の分岐命令が実行されるまでに
＋１．に＋２．に＋２・・・と先行フェッチ動作を続行
する。
命令を実行する為、ＱＲＤ信号７の■′″、■°′、■
“がアクティブとなり、命令キューバッファ３がら分岐
命令（Ｎ）、（Ｎ＋１＞、（Ｎ＋２＞が実行ユニット２
へ取り込まれる。一方、ＱＳＴＰ信号９の■は実行ユニ
ット２への命令取り込みにより、再び命令キューバッフ
ァ３に空ができる為、インアクティブ状態となり、先行
フェッチバスサイクル■が再び続行され、■′のタイミ
ングで命令キューバッファに次々と命令か書き込まれる
。プログラムカウンタ６の値は実行ユニット２への命令
取り込み信号７の取り込みタイミング■゛′、■′″、
■”″に応じてＮ＋１．Ｎ＋２．Ｎ−１−３とインクリ
メントされる。次に、実行ユニット２へ取り込まれた分
岐命令の実行により、分岐先アドレスＫをプログラムカ
ウンタ６ヘセツトすると同時に、命令キューバッファ３
のフラッシュ動作タイミングを示すＱＦＬ信号１０の■
を出力し、先行フェッチバスサイクル■、つまりＱＷＲ
信号８により命令キューバッファ３に書き込んだ命令（
Ｎ −１−３）を無効として、分岐命令実行処理を終了
する。バス制御ユニッ１〜４は分岐命令の実行処理に応
じて分岐先アドレスＫからの先行フェッチバスサイクル
■を生成し、以降再び次の分岐命令が実行されるまでに
＋１．に＋２．に＋２・・・と先行フェッチ動作を続行
する。
以上説明した様に、１システムクロツクの負論理の命令
取り込み信号（ＱＲＤ信号）７の出力タイミング時のプ
ログラムカウンタ６の値が実際に評価用マイクロプロセ
ッサ１が実行した命令のアドレス値を示しており、この
プログラムカウンタ６の値とＱＲＤ信号７とは、バッフ
ァ１４、プログラムカウンタ出力端子１１．ＱＲＤ信号
出力端子１２で構成される制御回路５により外部に導出
されている。
取り込み信号（ＱＲＤ信号）７の出力タイミング時のプ
ログラムカウンタ６の値が実際に評価用マイクロプロセ
ッサ１が実行した命令のアドレス値を示しており、この
プログラムカウンタ６の値とＱＲＤ信号７とは、バッフ
ァ１４、プログラムカウンタ出力端子１１．ＱＲＤ信号
出力端子１２で構成される制御回路５により外部に導出
されている。
次に、本発明の第２の実施例の評価用マイクロプロセッ
サ（Ｂ）２０の内部ハードウェア構成を示す第３図を参
照すると、このマイクロプロセッサ２０において、実行
ユニット２、命令キューバッファ３、バス制御ユニット
４及びブロクすべて第１の実施例の評価用マイクロプロ
セッサ（Ａ）１と同一のため説明を省略する。制御回路
（Ｂ）２１はセレクタ２２、出力バッファ１４及びＱＲ
Ｄ信号出力端子１２から構成されている。
サ（Ｂ）２０の内部ハードウェア構成を示す第３図を参
照すると、このマイクロプロセッサ２０において、実行
ユニット２、命令キューバッファ３、バス制御ユニット
４及びブロクすべて第１の実施例の評価用マイクロプロ
セッサ（Ａ）１と同一のため説明を省略する。制御回路
（Ｂ）２１はセレクタ２２、出力バッファ１４及びＱＲ
Ｄ信号出力端子１２から構成されている。
この実施例では、プログラムカウンタ６の値を外部に導
出する方法として第］−の実施例の様に、専用のプログ
ラムカウンタ出力端子１１を設けず、既存のアドレスバ
ス出力端子１５を利用している。この結果、評価用マイ
クロプロセッサ２０の端子数をマイクロプロセッサ１に
比較して１６〜２４本程度減少することが可能となり、
使用するパッケージ等のコストを低減できる。
出する方法として第］−の実施例の様に、専用のプログ
ラムカウンタ出力端子１１を設けず、既存のアドレスバ
ス出力端子１５を利用している。この結果、評価用マイ
クロプロセッサ２０の端子数をマイクロプロセッサ１に
比較して１６〜２４本程度減少することが可能となり、
使用するパッケージ等のコストを低減できる。
続いて、上述したアドレスバス出力端子１５の動作につ
いて第３図及び第４図を参照して説明する。バス制御ユ
ニット４から出力されるアドレスバス１３及びプログラ
ムカウンタ６から出力されるプログラムカウンタ出力バ
ス２３はセレクタ２２の端子Ｂ、Ａ入力に接続されてお
り、その出力は出力バッファを通してアドレスバス出力
端子１５に接続されている。ＱＲＤ信号７はバス制御ユ
ニット４のＷＡＩＴ入力及びセレクタ２２のセレクタ２
２のセレクタ人力Ｓに接続されるとともに、出力バッフ
ァ１４を通してＱＲＤ信号出力端子１２に接続されてい
る。ＱＲＤ信号７がインアクティブ状態の時（正論理）
、セレクタ２２のＢ入力が選択され、アドレスバス１３
がアドレスバス出力端子１５に接続される。また、ＱＲ
Ｄ信スフがアクティブ状態（負論理）になると、バス制
御ユニット４のＷＡ Ｉ Ｔが有効となり、現在生成中
のバスサイクルを中断する。一方、セレクタ２２のＡ入
力が選択され、プログラムカウンタ出力バス２３がアド
レスバス出力端子１５に接続され、プログラムカウンタ
６の値が出力される。
いて第３図及び第４図を参照して説明する。バス制御ユ
ニット４から出力されるアドレスバス１３及びプログラ
ムカウンタ６から出力されるプログラムカウンタ出力バ
ス２３はセレクタ２２の端子Ｂ、Ａ入力に接続されてお
り、その出力は出力バッファを通してアドレスバス出力
端子１５に接続されている。ＱＲＤ信号７はバス制御ユ
ニット４のＷＡＩＴ入力及びセレクタ２２のセレクタ２
２のセレクタ人力Ｓに接続されるとともに、出力バッフ
ァ１４を通してＱＲＤ信号出力端子１２に接続されてい
る。ＱＲＤ信号７がインアクティブ状態の時（正論理）
、セレクタ２２のＢ入力が選択され、アドレスバス１３
がアドレスバス出力端子１５に接続される。また、ＱＲ
Ｄ信スフがアクティブ状態（負論理）になると、バス制
御ユニット４のＷＡ Ｉ Ｔが有効となり、現在生成中
のバスサイクルを中断する。一方、セレクタ２２のＡ入
力が選択され、プログラムカウンタ出力バス２３がアド
レスバス出力端子１５に接続され、プログラムカウンタ
６の値が出力される。
ＱＲＤ信号７が再びインアクティブ状態となると、ＷＡ
ＩＴは無効となり、中断中のバスサイクルが再開される
とともに、セレクタ２２が切り替わり、アドレスバス１
３かアドレスバス出力端子１５に接続される。第４図は
以上述べた動作を第１の実施例で説明した動作シーケン
ス（先行フェッチ、分岐命令の実行）でタイミングを説
明している。ＱＲＤ信号７の■′°、■”′、■″のタ
イミングでプログラムカウンタ６のＮ、Ｎ＋１．Ｎ＋２
がアドレスバス出力端子１５に出力される。
ＩＴは無効となり、中断中のバスサイクルが再開される
とともに、セレクタ２２が切り替わり、アドレスバス１
３かアドレスバス出力端子１５に接続される。第４図は
以上述べた動作を第１の実施例で説明した動作シーケン
ス（先行フェッチ、分岐命令の実行）でタイミングを説
明している。ＱＲＤ信号７の■′°、■”′、■″のタ
イミングでプログラムカウンタ６のＮ、Ｎ＋１．Ｎ＋２
がアドレスバス出力端子１５に出力される。
ＱＲＤ信号７のＷＡ Ｉ Ｔ入力は◎のタイミングで有
効となり、先行フェッチバスサイクル■は一時中断とす
る。尚、この場合、中断時間が３システムクロツクと長
い為、■の無効フェッチバスサイクルが終了する前に実
行ユニット２での分岐命令実行処理が終了し、ＱＦＬ信
号１０の出力とともに次の分岐先アドレスにの先行フェ
ッチバスサイクルが生成される。
効となり、先行フェッチバスサイクル■は一時中断とす
る。尚、この場合、中断時間が３システムクロツクと長
い為、■の無効フェッチバスサイクルが終了する前に実
行ユニット２での分岐命令実行処理が終了し、ＱＦＬ信
号１０の出力とともに次の分岐先アドレスにの先行フェ
ッチバスサイクルが生成される。
以上説明した様に、本発明の評価用マイクロプロセッサ
が出力する次に実行する命令のアドレス値を保持するプ
ログラムカウンタの値と、上記実行する命令の実行タイ
ミングを示す命令取り込み信号（Ｑ Ｒ，Ｄ信号）とを
、従来技術で示したカバレッジ測定回路のカバレッジ測
定メモリアドレス入力及びＷＲ大入力それぞれ接続する
ことにより、無効フェッチを含まない実際に実行された
命令のみのカバレッジ測定が実現できる。
が出力する次に実行する命令のアドレス値を保持するプ
ログラムカウンタの値と、上記実行する命令の実行タイ
ミングを示す命令取り込み信号（Ｑ Ｒ，Ｄ信号）とを
、従来技術で示したカバレッジ測定回路のカバレッジ測
定メモリアドレス入力及びＷＲ大入力それぞれ接続する
ことにより、無効フェッチを含まない実際に実行された
命令のみのカバレッジ測定が実現できる。
第１図は本発明の第１の実施例の評価用マイクロプロセ
ッサの内部ハードフェア構成を示す図、第２図は第１図
に示すマイクロプロセッサの動作タイミング図、第３図
は本発明の第２の実施例の評価用マイクロプロセッサの
内部ハードウェア構成を示す図、第４図は第３図に示す
マイクロプロセッサの動作タイミング図、第５図は従来
のインサーキットエミュレータのカバレッジ測定回路を
示す図である。
ッサの内部ハードフェア構成を示す図、第２図は第１図
に示すマイクロプロセッサの動作タイミング図、第３図
は本発明の第２の実施例の評価用マイクロプロセッサの
内部ハードウェア構成を示す図、第４図は第３図に示す
マイクロプロセッサの動作タイミング図、第５図は従来
のインサーキットエミュレータのカバレッジ測定回路を
示す図である。
Claims (1)
- 命令先取り機能を有するマイクロプロセッサのインサー
キットエミュレータで使用される評価用マイクロプロセ
ッサにおいて、次命令の実行アドレスを保持するマイク
ロプロセッサ内実行ユニットに存在するプログラムカウ
ンタの値とマイクロプロセッサ内命令キューバッファか
ら前記実行ユニットへの命令取り込み信号とを外部に出
力する制御回路を備えることを特徴とする評価用マイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191726A JPH0477933A (ja) | 1990-07-19 | 1990-07-19 | 評価用マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191726A JPH0477933A (ja) | 1990-07-19 | 1990-07-19 | 評価用マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477933A true JPH0477933A (ja) | 1992-03-12 |
Family
ID=16279471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191726A Pending JPH0477933A (ja) | 1990-07-19 | 1990-07-19 | 評価用マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477933A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| JPH02162435A (ja) * | 1988-12-15 | 1990-06-22 | Mitsubishi Electric Corp | マイクロプロセツサよびインサーキツトエミユレータ |
-
1990
- 1990-07-19 JP JP2191726A patent/JPH0477933A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| JPH02162435A (ja) * | 1988-12-15 | 1990-06-22 | Mitsubishi Electric Corp | マイクロプロセツサよびインサーキツトエミユレータ |
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