JPH04162160A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理に関し、特にエラー検出訂正符号に
よる制御を有するデータ処理システムに関する。

〔従来の技術〕

近年、コンピュータの普及に伴い、コンピュータを含む
情報処理装置は高信頼性を要求されている。一方、情報
処理装置のハードウェアは複雑化、規模の拡大の傾向に
あり、装置故障の割合は高くなっている。特に、未検比
となった故障部品から生じるデータネ正によりシステム
障害となるケースがあり、これを防止するため故障検出
率の向上の必要性が問われている。

従来のデータ処理システムのうちメモリアクセス時のデ
ータを保障するための故障検出回路は、データにパリテ
ィを付加しエラーを検出する回路、あるいは、本発明に
関わるところでは、書き込みデータにエラー検出訂正符
号を付加して記憶部に格納しておき、読み出しの際にエ
ラー検出訂正符号によりデータエラーの検出し、且つ訂
正可能なエラーの場合はエラー箇所を訂正する回路を有
していた。従来のデータ処理システムの一例では、第３
図に示すように、読み出し及び書き込み可能なメモリ　
（以下ＲＡＭという）１００を含むメモリ制御部（以下
ＭＭＵという）２００と中央処理装置（以下ＣＰＵとい
う）３００とがシステムノくス４００を介して接続され
ている。

ＣＰＵ３００においては、実行命令がメモリ書き込みの
とき、ＲＡＭ１００に格納するための書き込みアドレス
と格納するデータを指定し、かつ書き込み指示信号をＭ
ＭＵ　２００に対して送出する制御部３１０と、実行命
令がメモリ読み出しのとき、読木出しアドレスの指定と
読み出し指示信号を送出してＭＭＵ　２００からデータ
をシステムバスを介して受は取る制御部３２０とを有し
ている。

ＭＭＵ　２００においては、制御部３１０から送出され
る書き込みデータにエラー検出訂正符号を付加してＲＡ
Ｍ１００の指定されたアドレスに格納する制御部２１０
と、制御部３２０で指定されたアドレスによりＲＡＭ１
００からデータを読み出す制御部２２０と、この読み比
しデータに対応するアドレスのエラー検出訂正符号を同
時に読み出し、読み出しデータのビット不正を検出する
検出部２３０と、訂正可能なエラーの場合データを訂正
する訂正部２４０を有していた。

〔発明が解決しようとする課題〕

上述したデータ処理システムでは、読み出した時のデー
タビットは保証されるが、書き込まれたデータの正当性
を保障することは困難であった。

第３図においては、ＲＡＭ１００の特定のアドレスには
既に正しいデータと対応するエラー検出訂正符号が格納
されており、且つ格納データはただの１度読み出されて
おり再度使用されないデータであり、実行命令がメモリ
書き込みであって指定したアドレスが前記特定のアドレ
スであり、格納データの更新を意図した動作であるとき
、ＣＰＵ３００の制御部３１０の書き込み指示信号が、
間欠故障によりＭＭＵ　２００の制御部２１０に伝達未
の状態が生じた場合、ＲＡＭ１００の特定アドレスに対
するデータは書き込みデータに更新されずエラーは検出
されない。また実行命令がメモリ読みだしであり特定の
アドレスからよみだす場合に更新前のデータが対応する
エラー検出訂正符号とともに読みだされるが、正しいデ
ータであるためエラーは検出されないという問題点があ
った。

更に更新前のデータの使用上の論理的矛盾が生じるまで
データ処理システム内部あるいは外部に対して２次障害
を発生させるという問題点があった。

〔課題を解決するための手段〕

本発明のデータ処理システムは、演算及び命令を実行す
る中央処理装置と任意のアドレスにデータの読みだし書
き込み可能な記憶部を含むメモリ制御部とがアドレス及
びデータを転送するシステムバスにより接続されている
データ処理システムであって、中央処理装置においては
、この中央処理装置からデータの書き込みをメモリ制御
部へ指示すると共に、システムバス上に記憶部に格納す
べき書き込みデータ及びアドレスを送出する第１の制御
部と、中央処理装置からデータの読み出しをメモリ制御
部へ指示すると共に読み出しアドレスを指定し、システ
ムバス上の読み出しデータを受信する第２の制御部と、
フラグ設定命令によりセットあるいはリセットされるフ
ラグとを備え、且つ、メモリ制御部においては、第１の
制御部からの書き込みによりシステムバス上に送出され
て゛いる書き込みデータを受取り記憶部の指定されたア
ドレスに書き込む第３の制御部と、第２の制御部からの
読み出しにより指定された記憶部のアドレスからデータ
を読み出す第４の制御部と、書き込みデータにエラー検
出訂正符号を付加する付加部と、読み出し指示により記
憶部からデータを読み比す際に読み出しデータと対応す
るエラー検出訂正符号により不正データを検出する検出
部と、フラグがセット状態のとき読み出し動作終了後訳
読みだしデータに対するエラー検出訂正符号を破壊する
符号破壊部と、不正データのうちエラー検出訂正符号に
より訂正不可能なデータであるとき、その旨を中央処理
装置へ知らせる信号及び不正データのうちエラー検出訂
正符号により訂正可能であるとき不正箇所を訂正したデ
ータをシステムバス上へ送出する訂正部とを備えて構成
されている。

口実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すデータ処理システムの
概略ブロック図である。第１図において中央処理装置（
以下ＣＰＵという）１は、演算及び命令の実行を行い、
フラグ設定命令によってセットまたはリセット可能な１
ビツトのフラグ３０と、メモリライト命令によってメモ
リ制御装置（以下ＭＭＵという）２に対して書き込み指
示信号１５及びシステムバス３上に書き込みデータと格
納するアドレスを送出する制御部１０と、メモリリード
命令によってＭＭＵ２に対して読み圧し指示信号２５及
びシステムバス３上に読みだしアドレスを送比し読み出
しデータを受信する制御部２０とを有しており、また、
ＭＭＵ２は、書き込み指示信号１５を入力としシステム
バス上の書ぎ込みデータを受取り読み出し書き込み可能
な記憶部４の指定されたアドレスにデータを書き込む制
御部４０と、書き込み動作の際に書き込みデータを入力
としエラー検出訂正符号（以下ＦＣＣという）を生成し
、データと合わせて記憶部４の対応するアドレスに格納
する付加部７ｏと、読み出し指示信号２５を入力とし指
定された読み出しアドレスに格納されたデータとＦＣＣ
を記憶部４がら読み出したデータとをシステムバス上に
送出スる制御部５０と、読み出しデータとＦＣＣとを入
力とし読み出しデータのビットエラーを検出し、訂正不
可能な場合はその旨をエラー信号７５で知らせる検出部
７１と、訂正可能な場合はＦＣＣよりエラービット箇所
を訂正し、制御部５０を介してシステムバスへ送出する
訂正部７２と、フラグ設定命令によりフラグ３０がセッ
トされており、且つ、読み出し指示があった場合にフラ
グ３０の指示信号３５を入力とし、制御部５０の指示の
もとに読み出し動作終了後読み出しデータに対応するＦ
ＣＣを反転破壊する符号破壊部を有している。

第２図は本発明の一実施例を示す詳細なブロック図であ
る。第２図において、ＣＰＵ５０１はＣＰＵＩに相当す
る。ＣＰＵ５０１において、命令レジスタＩＲに格納さ
れている命令を実行するため、ＩＲ上位バイト５１０に
ある命令コードをデコーダ（以下ＤＥＣという）５２０
により解読し、フラグ設定命令であるときフラグフリッ
プフロップ（以下ＦＧという）５６０を命令の指示によ
りセットまたはリセットし、読み出し命令であるときは
読み出し制御部（以下ＲＣＮＴという）５４０にその旨
を知らせ、又は書き込み命令であるときは書き込み制御
部（以下ＷＣＮＴという）５５０にその旨を知らせると
共に、ＩＲ残りバイト５１１・５１２で指示された読み
出し又は書き込みアドレス及び読み出しデータ受は場所
又は書き込みデータの供給場所をアドレス・データ制御
部（以下ＡＤ／ＤＴＣＯＮＴという）５３０に与える。

第１図に対して、ＦＧ５６０はフラグ３０．ＲＣＮＴ５
４０・ＷＣＮＴ５５０−ＡＤ／ＤＴＣＯＮＴ５３０は制
御部１０・制御部２０の機能を有する。ＦＧ５６０の出
力は信号線５６１を介して記憶素子（以下Ｅ　ＲＡ　Ｍ
という）５０６に伝搬する。

ＭＭＵ５０２はＭＭＵ２に和尚し、Ｅ’ＲＡＭ５０６は
ＥＣＣとデータとを格納する読み出し書き込み可能なメ
モリで、且つ、ＥＣＣ格納部は読み比し動作終了後対応
するＦＣＣを反転破壊するメモリで構成された記憶部４
と符号破壊部６０とに和尚する。書き込み命令実行時の
動作は、ＡＤ／Ｄ　ＴＣＯＮＴ５３０より書き込み要求
信号Ｑ５３３を送出し書き込みアドレス及び書き込みデ
ータがアドレスバス５０３及びデータバス５０４に送圧
され、アドレスデコード（以下ＡＤＤＥＣという）５７
０においてアドレスバス５０３からＲＱ５３３のタイミ
ングでアドレスを解読し、読み出し書き込み制御部（以
下ＭＣＮＴという）５９０に書き込み指示を伝える。書
き込み時にＥＣＣ制御部（以下ＥＣＣＣという）５８０
において、データバス５０４上にある書き込みデータか
らＦＣＣを作成しＦＣＣレジスタ（以下ＥＣＣＲという
）５８５及びデータバス５０４を介して書き込みアドレ
スに格納する。読み比し命令実行時の動作は、ＡＤ／Ｄ
ＴＣＯＮＴ５３０より読み出し要求信号ＲＱ５３３を送
出した読みたしアドレスがアドレスバス５０３を介して
ＡＤＤＥＣ５７Ｃ１においてＲＱ５３３のタイミングで
アドレスを解読しＭＣＮＴ５９０に読みたし指示を伝え
る。ＭＣＮＴ５９０は読み圧し要求信号ＲＱ５３３の確
認応答として読み出し応答信号ＡＣＫ５３２を出力する
。

また、ＭＣＮＴ５９０は読み比し／書き込みタイミング
信号５９１でＥＲＡＭ５０６を制御し、更に、テータ出
カイネーブル５９２でＥＣＣＲ５８５の格納データをデ
ータバス５０４に送圧する。ＭＣＮＴ　５９０はＥＲＡ
Ｍ５０６の指定アドレスからデータ及び対応するＦＣＣ
をデータバス上に送圧指示をする。ＦＣＣ５８０はデー
タとＦＣＣを取り込みデータのビットエラーを確認し訂
正不可能なエラーが生じたときはエラー信号５３１をＣ
ＰＵ５０１に知らせ、また、訂正可能なエラーのときは
エラービットを訂正しＥＣＣＲ５８５を介してデータバ
ス上に送出する。読み出し終了時ＥＣｏは反転破壊され
る。次に、読み圧し命令が行われ読み圧すアドレスが前
記読み出しアドレスと同一の場合に対応するＦＣＣは、
既に破壊されているためＥＣＣＣにおいて訂正不可能エ
ラーを検出される。

〔発明の効果〕

以上説明したように本発明は、メモリに格納されエラー
検出訂正符号により制御されるデータを処理するシステ
ムにおいて、フラグ設定命令とエラー検出訂正符号の読
み出し破壊部を設けることにより、読み出しデータのビ
ット保証とともに読みだしデータが更新されたデータで
あることを保証し書き込まれたデータを正当化できる効
果と、本発明を適用したデータ処理システムの更新前デ
ータの使用による障害を防ぐ効果とがある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略ブロック図、第２
図は本発明の一実施例を示す詳細ブロック図、第３図は
従来例を示す概略ブロック図である。 ｌ・・・・・・中央処理装置、２・・・・・・メモリ制
御装置、３・・・・・・システムバス、４・・・・・・
記憶部、１０・・・・・・制御部Ａ、１５・・・・・・
書き込み指示信号、２０・・・・・・制御部Ｂ、２５・
・・・・・読み出し指示信号、３０・・・・・・フラグ
、３５・・・・・フラグ伝達信号、４０・・・・・・制
御部Ｃ１５０・・・・・・制御部Ｄ、６０・・・・・・
符号破壊部、７０・・・・・・付加部、７１・・・・・
・検出部、７２・・・・・・訂正部、１００・・・・・
・ＲＡＭ、２００・・・・・・ＭＭＵ、３００・・・・
・・ＣＰＵ、２１０，２２０・・・・・・制御部、２３
０・・・・・・検出部、２４０・・・・・・訂正部、２
５０・・・・・・付加部、３１０，３２０・・・・・・
制御部、４００・・・・・・システムバス、４１０・・
・・・・エラー検ａ信号、５０１・・・・・・ＣＰＵ、
５０２・・・・・・ＭＭＵ、５０３・・・・・・アドレ
スバス、５０４・・・・・・データバス、５１０，５１
１゜５１２・・・・・・ｌＲ１５２０・・・・・・ＤＥ
Ｃ１５３０・・・・・・ＡＤＣＯＮＴ、５３１・・・・
・・エラー信号ＣＥＲＲ＞、５３２・・・・・・読み出
し応答信号（ＡＣＫ）、５３３・・・・・・読み出し要
求信号（ＲＱ）、５４０・・・・・・ＲＣＮＴ、５５０
・・・・・・ＷＣＮＴ、５６０・・・・・・ＦＧ、５６
１・・・・・・フラクセット信号、５７０・・・・・Ａ
ＤＤＥＣ１５８０・　・・ＥＣＣＣ１５８５・・・・・
ＥＣＣＲ１５９１・・・・・読み比し／書き込みタイミ
ング信号、５９２・・・・・・テータ出力イネーフル。 代理人　弁理士　　内　原　　　晋 第　１　図 第２図

Claims (1)

【特許請求の範囲】
1. 演算及び命令を実行する中央処理装置と任意のアドレス
   にデータの読み出し書き込み可能な記憶部を含むメモリ
   制御部とがアドレス及びデータを転送するシステムバス
   を介して接続されているデータ処理システムであって、
   前記中央処理装置はこの中央処理装置からデータの書き
   込みを前記メモリ制御部へ指示すると共に、前記システ
   ムバス上に前記アドレス及び書き込みデータを送出する
   第１の制御部と、前記中央処理装置から情報の読み出し
   を前記メモリ制御部へ指示すると共に読み出しアドレス
   を指定し、前記システムバス上の読み出しデータを受信
   する第２の制御部と、フラグ設定命令によりセットある
   いはリセット可能なフラグとを備え、且つ、前記メモリ
   制御部は前記第１の制御部からの書き込みにより前記シ
   ステムバス上に送出されている前記書き込みデータを受
   取り、前記記憶部の指定されたアドレスへ書き込む第３
   の制御部と、前記第２の制御部からの読み出しにより前
   記記憶部の指定されたアドレスからデータを読み出す第
   ４の制御部と、前記書き込みデータにエラー検出訂正符
   号を付加する付加部と、前記読みだし指示により前記記
   憶部からデータを読み出す際に、前記読みだしデータと
   対応するエラー検出訂正符号により不正データを検出す
   る検出部と、前記フラグがオン状態のとき読み出し動作
   終了後、前記読み出しデータに対する前記エラー検出訂
   正符号を破壊する符号破壊部と、前記不正データのうち
   前記エラー検出訂正符号により訂正不可能であるとき、
   その旨を前記中央処理装置へ知らせる信号と前記不正デ
   ータのうち前記エラー検出訂正符号により訂正可能であ
   るとき、不正箇所を訂正したデータを前記システムバス
   上へ送出する訂正部とを備えることを特徴とするデータ
   処理システム。