JPH04273334A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH04273334A JPH04273334A JP3033833A JP3383391A JPH04273334A JP H04273334 A JPH04273334 A JP H04273334A JP 3033833 A JP3033833 A JP 3033833A JP 3383391 A JP3383391 A JP 3383391A JP H04273334 A JPH04273334 A JP H04273334A
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 33
- 230000006378 damage Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムに
関し、特にエラー検出訂正符号による制御を有するデー
タ処理システムに関する。
関し、特にエラー検出訂正符号による制御を有するデー
タ処理システムに関する。
【０００２】
【従来の技術】近年、コンピュータの普及に伴い、コン
ピュータを含む情報処理装置の高信頼性を要求されてい
る。反面、情報処理装置のハードウェアの複雑化や規模
の拡大の傾向にあり、装置故障の割合は高くなっている
。とくに、未検出となった故障部品から生じるデータ不
正によりシステム障害となるケースがあり、これを防止
するため故障検出率の向上の必要性が問われている。
ピュータを含む情報処理装置の高信頼性を要求されてい
る。反面、情報処理装置のハードウェアの複雑化や規模
の拡大の傾向にあり、装置故障の割合は高くなっている
。とくに、未検出となった故障部品から生じるデータ不
正によりシステム障害となるケースがあり、これを防止
するため故障検出率の向上の必要性が問われている。
【０００３】従来のデータ処理システムのうちメモリア
クセス時のデータを保障するための故障検出回路は、デ
ータにパリティを付加しエラーを検出する回路か、本特
許に関わるところでは、書き込みデータにエラー検出訂
正符号を付加し記憶部に格納しておき、読み出しの際に
該エラー検出訂正符号によりデータエラーの検出且つ訂
正可能なエラーの場合はエラー箇所を訂正する回路を有
していた。従来のデータ処理システムの一例では、図３
に示すように、読み出し及び書き込み可能なメモリ（以
下「ＲＡＭ」という）１００を含むメモリ制御部（以下
「ＭＭＵ」という）２００と中央処理装置（以下「ＣＰ
Ｕ」という）３００がシステムバス４００で接続されて
おり、ＣＰＵ３００においては、実行命令がメモリ書き
込みのとき、ＲＡＭ１００に格納するための書き込みア
ドレスと格納するデータを指定し且つ書き込み指示信号
をＭＭＵ２００に対して送出する制御部３１０と、実行
命令がメモリ読み出しのとき、読み出しアドレスの指定
と読み出し指示信号を送出してＭＭＵ２００からはデー
タをシステムバスを介して受け取る制御部３２０を有し
ている。ＭＭＵ２００においては、制御部３１０からく
る書き込みデータにエラー検出訂正符号を付加してＲＡ
Ｍ１００の指定されたアドレスに格納する制御部２１０
と、制御部３２０で指定されたアドレスによりＲＡＭ１
００からデータを読み出す制御部２２０と、該読み出し
データに対応するアドレスのエラー検出訂正符号を同時
に読み出し、読み出しデータのビット不正を検出する検
出部２３０と、訂正可能なエラーの場合データを訂正す
る訂正部２４０を有していた。
クセス時のデータを保障するための故障検出回路は、デ
ータにパリティを付加しエラーを検出する回路か、本特
許に関わるところでは、書き込みデータにエラー検出訂
正符号を付加し記憶部に格納しておき、読み出しの際に
該エラー検出訂正符号によりデータエラーの検出且つ訂
正可能なエラーの場合はエラー箇所を訂正する回路を有
していた。従来のデータ処理システムの一例では、図３
に示すように、読み出し及び書き込み可能なメモリ（以
下「ＲＡＭ」という）１００を含むメモリ制御部（以下
「ＭＭＵ」という）２００と中央処理装置（以下「ＣＰ
Ｕ」という）３００がシステムバス４００で接続されて
おり、ＣＰＵ３００においては、実行命令がメモリ書き
込みのとき、ＲＡＭ１００に格納するための書き込みア
ドレスと格納するデータを指定し且つ書き込み指示信号
をＭＭＵ２００に対して送出する制御部３１０と、実行
命令がメモリ読み出しのとき、読み出しアドレスの指定
と読み出し指示信号を送出してＭＭＵ２００からはデー
タをシステムバスを介して受け取る制御部３２０を有し
ている。ＭＭＵ２００においては、制御部３１０からく
る書き込みデータにエラー検出訂正符号を付加してＲＡ
Ｍ１００の指定されたアドレスに格納する制御部２１０
と、制御部３２０で指定されたアドレスによりＲＡＭ１
００からデータを読み出す制御部２２０と、該読み出し
データに対応するアドレスのエラー検出訂正符号を同時
に読み出し、読み出しデータのビット不正を検出する検
出部２３０と、訂正可能なエラーの場合データを訂正す
る訂正部２４０を有していた。
【０００４】
【発明が解決しようとする課題】上述したデータ処理シ
ステムでは、読み出した時のデータビット保障はされる
が、書き込まれたデータの正当性を保障することは困難
であった。図３においては、ＲＡＭ１００の特定のアド
レスには既に正しいデータと対応するエラー検出訂正符
号が格納されており且つ格納データはただの１度読み出
されて再度使用されないデータであり、実行命令がメモ
リ書き込みであって指定したアドレスが前記特定のアド
レスであり前記格納データの更新を意図した動作である
とき、ＣＰＵ３００の制御部３１０の書き込み指示信号
が間欠故障によりＭＭＵ２００の制御部２１０に伝達未
の状態が生じた場合、ＲＡＭ１００の特定アドレスに対
するデータは書き込みデータに更新されずエラーは検出
されない。次に、実行命令がメモリ読み出しであり、前
記特定のアドレスからよみだす場合に更新前のデータが
対応するエラー検出訂正符号とともに読み出されるが、
正しいデータであるためエラーは検出されない問題点が
あった。また、前記更新前のデータの使用上の論理的矛
盾が生じるまで、データ処理システム内部あるいは外部
に対して２次障害を発生させる問題点があった。
ステムでは、読み出した時のデータビット保障はされる
が、書き込まれたデータの正当性を保障することは困難
であった。図３においては、ＲＡＭ１００の特定のアド
レスには既に正しいデータと対応するエラー検出訂正符
号が格納されており且つ格納データはただの１度読み出
されて再度使用されないデータであり、実行命令がメモ
リ書き込みであって指定したアドレスが前記特定のアド
レスであり前記格納データの更新を意図した動作である
とき、ＣＰＵ３００の制御部３１０の書き込み指示信号
が間欠故障によりＭＭＵ２００の制御部２１０に伝達未
の状態が生じた場合、ＲＡＭ１００の特定アドレスに対
するデータは書き込みデータに更新されずエラーは検出
されない。次に、実行命令がメモリ読み出しであり、前
記特定のアドレスからよみだす場合に更新前のデータが
対応するエラー検出訂正符号とともに読み出されるが、
正しいデータであるためエラーは検出されない問題点が
あった。また、前記更新前のデータの使用上の論理的矛
盾が生じるまで、データ処理システム内部あるいは外部
に対して２次障害を発生させる問題点があった。
【０００５】
【課題を解決するための手段】本発明のデータ処理シス
テムは、演算及び命令を実行する中央処理装置と、任意
のアドレスにデータの読み出し書き込み可能な記憶部を
含むメモリ制御部がアドレス及びデータを転送するシス
テムバスにより接続されているデータ処理システムにお
いて、中央処理装置にあっては、該中央処理装置からデ
ータの書き込みをメモリ制御部へ指示すると共にシステ
ムバス上にアドレス及び書き込みデータを送出する第１
の制御部と、該中央処理装置から情報の読み出しをメモ
リ制御部へ指示すると共に読み出しアドレスを指定しシ
ステムバス上の読み出しデータを受信する第２の制御部
と、任意の番地に書き込まれているデータに対してただ
の一度限りの読み出し動作を指示する特殊読み出し命令
と、前記特殊読み出し命令の読み出し動作実行である旨
をメモリ制御部へ知らせる信号とを出力する特殊読み出
し命令制御部と、メモリ制御部にあっては、該第１の制
御部からの書き込みによりシステムバス上に送出されて
いる書き込みデータを受取り記憶部の指定されたアドレ
スへ書き込む第３の制御部と、該第２の制御部からの読
み出しにより記憶部の指定されたアドレスからデータを
読み出す第４の制御部と、該書き込みデータにエラー検
出訂正符号を付加する付加部と、前記読み出し指示によ
り記憶部からデータを読み出す際に該読み出しデータと
対応するエラー検出訂正符号により不正データを検出す
ると共に、前記不正データのうちエラー検出訂正符号に
より訂正不可能であるときその旨を中央処理装置へ知ら
せる信号を出力する検出部と、前記特殊読み出し命令に
よる読み出し動作実行である旨の信号を受信しており且
つ読み出し動作終了後該読み出しデータに対するエラー
検出訂正符号を破壊する符号破壊部と、前記不正データ
のうちエラー検出訂正符号により訂正可能であるとき不
正箇所を訂正したデータをシステムバス上へ送出する訂
正部とを備えて構成される。
テムは、演算及び命令を実行する中央処理装置と、任意
のアドレスにデータの読み出し書き込み可能な記憶部を
含むメモリ制御部がアドレス及びデータを転送するシス
テムバスにより接続されているデータ処理システムにお
いて、中央処理装置にあっては、該中央処理装置からデ
ータの書き込みをメモリ制御部へ指示すると共にシステ
ムバス上にアドレス及び書き込みデータを送出する第１
の制御部と、該中央処理装置から情報の読み出しをメモ
リ制御部へ指示すると共に読み出しアドレスを指定しシ
ステムバス上の読み出しデータを受信する第２の制御部
と、任意の番地に書き込まれているデータに対してただ
の一度限りの読み出し動作を指示する特殊読み出し命令
と、前記特殊読み出し命令の読み出し動作実行である旨
をメモリ制御部へ知らせる信号とを出力する特殊読み出
し命令制御部と、メモリ制御部にあっては、該第１の制
御部からの書き込みによりシステムバス上に送出されて
いる書き込みデータを受取り記憶部の指定されたアドレ
スへ書き込む第３の制御部と、該第２の制御部からの読
み出しにより記憶部の指定されたアドレスからデータを
読み出す第４の制御部と、該書き込みデータにエラー検
出訂正符号を付加する付加部と、前記読み出し指示によ
り記憶部からデータを読み出す際に該読み出しデータと
対応するエラー検出訂正符号により不正データを検出す
ると共に、前記不正データのうちエラー検出訂正符号に
より訂正不可能であるときその旨を中央処理装置へ知ら
せる信号を出力する検出部と、前記特殊読み出し命令に
よる読み出し動作実行である旨の信号を受信しており且
つ読み出し動作終了後該読み出しデータに対するエラー
検出訂正符号を破壊する符号破壊部と、前記不正データ
のうちエラー検出訂正符号により訂正可能であるとき不
正箇所を訂正したデータをシステムバス上へ送出する訂
正部とを備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明の一実施例の構成を示すブ
ロック図である。ＣＰＵ１は、演算及び命令の実行を行
い、メモリライト命令によってＭＭＵ２に対して書き込
み指示信号１５及びシステムバス３上に書き込みデータ
と格納するアドレスを送出する第１の制御部１０と、メ
モリリード命令によってＭＭＵ２に対して読み出し指示
信号２５及びシステムバス３上に読み出しアドレスを送
出し読み出しデータを受信する制御部２０と、メモリリ
ード命令のうち特殊読み出し命令の場合を認識をして且
つその旨をＭＭＵ２へ伝達する特殊読み出し命令実行信
号３５を送出する特殊読み出し制御部３０を有している
。
ロック図である。ＣＰＵ１は、演算及び命令の実行を行
い、メモリライト命令によってＭＭＵ２に対して書き込
み指示信号１５及びシステムバス３上に書き込みデータ
と格納するアドレスを送出する第１の制御部１０と、メ
モリリード命令によってＭＭＵ２に対して読み出し指示
信号２５及びシステムバス３上に読み出しアドレスを送
出し読み出しデータを受信する制御部２０と、メモリリ
ード命令のうち特殊読み出し命令の場合を認識をして且
つその旨をＭＭＵ２へ伝達する特殊読み出し命令実行信
号３５を送出する特殊読み出し制御部３０を有している
。
【０００８】ＭＭＵ２は、書き込み指示信号１５を入力
としシステムバス上の書き込みデータを受け取り、読み
出し書き込み可能な記憶部４の指定されたアドレスにデ
ータを書き込む第３の制御部４０と、書き込み動作の際
に書き込みデータを入力としエラー検出訂正符号（以下
「ＥＣＣ」という）を生成しデータと合わせて記憶部４
の対応するアドレスに格納する付加部７０と、読み出し
指示信号２５を入力とし指定された読み出しアドレスに
格納されたデータとＥＣＣを記憶部４から読み出してデ
ータをシステムバス上に送出する第４の制御部５０と、
前述の読み出しデータとＥＣＣを入力とし読み出しデー
タのビットエラーを検出し訂正不可能な場合はその旨を
エラー信号７５で知らせる検出部７１と、訂正可能な場
合はＥＣＣよりエラービット箇所を訂正し第４の制御部
５０を介してシステムバスへ送出する訂正部７２と、前
記特殊読み出し命令による読み出し指示があった場合の
特殊読み出し命令実行信号３５を入力とし制御部５０の
指示のもとに読み出し動作終了後読み出しデータに対応
するＥＣＣを反転破壊する符号破壊部６０を有している
。
としシステムバス上の書き込みデータを受け取り、読み
出し書き込み可能な記憶部４の指定されたアドレスにデ
ータを書き込む第３の制御部４０と、書き込み動作の際
に書き込みデータを入力としエラー検出訂正符号（以下
「ＥＣＣ」という）を生成しデータと合わせて記憶部４
の対応するアドレスに格納する付加部７０と、読み出し
指示信号２５を入力とし指定された読み出しアドレスに
格納されたデータとＥＣＣを記憶部４から読み出してデ
ータをシステムバス上に送出する第４の制御部５０と、
前述の読み出しデータとＥＣＣを入力とし読み出しデー
タのビットエラーを検出し訂正不可能な場合はその旨を
エラー信号７５で知らせる検出部７１と、訂正可能な場
合はＥＣＣよりエラービット箇所を訂正し第４の制御部
５０を介してシステムバスへ送出する訂正部７２と、前
記特殊読み出し命令による読み出し指示があった場合の
特殊読み出し命令実行信号３５を入力とし制御部５０の
指示のもとに読み出し動作終了後読み出しデータに対応
するＥＣＣを反転破壊する符号破壊部６０を有している
。
【０００９】図２は本実施例の構成を示す詳細なブロッ
ク図である。ＣＰＵ５０１は図１のＣＰＵ１に相当し、
ＣＰＵ５０１において、命令レジスタ（以下「ＩＲ」と
いう）５１０に格納されている命令を実行するためＩＲ
５１０上位バイトにあたる命令コード５１１をデコーダ
（以下「ＤＥＣ」という）５２０により解読し、読み出
し命令であるとき読み出し制御部（以下「ＲＣＮＴ」と
いう）５４０にその旨を知らせ、または書き込み命令で
あるとき書き込み制御部（以下「ＷＣＮＴ」という）５
５０にその旨を知らせるとともに、ＩＲ５１０残りバイ
トのオペランド５１２で指示された読み出し又は書き込
みのアドレス及び読み出しデータ受け場所または書き込
みデータの供給場所をアドレス・データ制御部（以下「
ＡＤ／ＤＴ ＣＯＮＴ」という）５３０に与えて、読
み出し命令のうち特殊読み出し命令であるときその旨を
信号５６１で示す。
ク図である。ＣＰＵ５０１は図１のＣＰＵ１に相当し、
ＣＰＵ５０１において、命令レジスタ（以下「ＩＲ」と
いう）５１０に格納されている命令を実行するためＩＲ
５１０上位バイトにあたる命令コード５１１をデコーダ
（以下「ＤＥＣ」という）５２０により解読し、読み出
し命令であるとき読み出し制御部（以下「ＲＣＮＴ」と
いう）５４０にその旨を知らせ、または書き込み命令で
あるとき書き込み制御部（以下「ＷＣＮＴ」という）５
５０にその旨を知らせるとともに、ＩＲ５１０残りバイ
トのオペランド５１２で指示された読み出し又は書き込
みのアドレス及び読み出しデータ受け場所または書き込
みデータの供給場所をアドレス・データ制御部（以下「
ＡＤ／ＤＴ ＣＯＮＴ」という）５３０に与えて、読
み出し命令のうち特殊読み出し命令であるときその旨を
信号５６１で示す。
【００１０】図１にたいして、図２の信号５６１は図１
の信号３５の、図２のＲＣＮＴ５４０・ＷＣＮＴ５５０
・ＡＤ／ＤＣ ＣＯＮＴ５３０は、それぞれ制御部１
０・制御部２０の機能を有する。
の信号３５の、図２のＲＣＮＴ５４０・ＷＣＮＴ５５０
・ＡＤ／ＤＣ ＣＯＮＴ５３０は、それぞれ制御部１
０・制御部２０の機能を有する。
【００１１】図２のＭＭＵ５０２は、図１のＭＭＵ２に
相当し、図２の記憶素子（以下「ＥＲＡＭ」という）５
０６はＥＣＣとデータを格納する読み出し書き込み可能
なメモリで且つＥＣＣ格納部は読み出し動作終了後対応
するＥＣＣを反転破壊するメモリで構成された図１の記
憶部４と符号破壊部６０に相当する。
相当し、図２の記憶素子（以下「ＥＲＡＭ」という）５
０６はＥＣＣとデータを格納する読み出し書き込み可能
なメモリで且つＥＣＣ格納部は読み出し動作終了後対応
するＥＣＣを反転破壊するメモリで構成された図１の記
憶部４と符号破壊部６０に相当する。
【００１２】前述の書き込み命令実行時の動作は、ＡＤ
／ＤＴ ＣＯＮＴ５３０より書き込み要求信号（以下
「ＲＱＥ」という）５３３を送出した書き込みアドレス
及び書き込みデータがアドレスバス５０３及びデータバ
ス５０４に送出され、アドレスデコード（以下「ＡＤＤ
ＥＣ」という）５７０においてアドレスバス５０３から
ＲＱＥ５３３のタイミングでアドレスを解読し読み出し
書き込み制御部（以下「ＭＣＮＴ」という）５９０に書
き込み指示を伝える。書き込み時に、ＥＣＣ制御部（以
下「ＥＣＣＣ」という）５８０においてデータバス５０
４上にある書き込みデータからＥＣＣを作成しＥＣＣレ
ジスタ（以下「ＥＣＣＲ」という）５８５及びデータバ
ス５０４を介して書き込みアドレスに格納する。前述の
読み出し命令実行時の動作は、ＡＤ／ＤＴ ＣＯＮＴ
５３０より読み出し要求信号ＲＱＥ５３３を送出した読
み出しアドレスがアドレスバス５０３を介してＡＤＤＥ
Ｃ５７０においてＲＱＥ５３３のタイミングでアドレス
を解読しＭＣＮＴ５９０に読み出し指示を伝える。ＭＣ
ＮＴ５９０はＥＲＡＭ５０６の指定アドレスからデータ
及び対応するＥＣＣをデータバス上に送出指示する。
／ＤＴ ＣＯＮＴ５３０より書き込み要求信号（以下
「ＲＱＥ」という）５３３を送出した書き込みアドレス
及び書き込みデータがアドレスバス５０３及びデータバ
ス５０４に送出され、アドレスデコード（以下「ＡＤＤ
ＥＣ」という）５７０においてアドレスバス５０３から
ＲＱＥ５３３のタイミングでアドレスを解読し読み出し
書き込み制御部（以下「ＭＣＮＴ」という）５９０に書
き込み指示を伝える。書き込み時に、ＥＣＣ制御部（以
下「ＥＣＣＣ」という）５８０においてデータバス５０
４上にある書き込みデータからＥＣＣを作成しＥＣＣレ
ジスタ（以下「ＥＣＣＲ」という）５８５及びデータバ
ス５０４を介して書き込みアドレスに格納する。前述の
読み出し命令実行時の動作は、ＡＤ／ＤＴ ＣＯＮＴ
５３０より読み出し要求信号ＲＱＥ５３３を送出した読
み出しアドレスがアドレスバス５０３を介してＡＤＤＥ
Ｃ５７０においてＲＱＥ５３３のタイミングでアドレス
を解読しＭＣＮＴ５９０に読み出し指示を伝える。ＭＣ
ＮＴ５９０はＥＲＡＭ５０６の指定アドレスからデータ
及び対応するＥＣＣをデータバス上に送出指示する。
【００１３】ＥＣＣＣ５８０はデータとＥＣＣを取り込
みデータのビットエラーを確認し訂正不可能なエラーが
生じたときエラー信号５３１をＣＰＵ５０１に知らせ、
訂正可能なエラーの時はエラービットを訂正しＥＣＣＲ
５８５を介してデータバス上に送出する。読み出し終了
時の信号５６１が特殊読み出し命令であることを指示し
ていた場合にＥＲＡＭ内に格納されている読み出しデー
タに対応するＥＣＣは反転破壊される。次に、読み出し
命令が行われ読み出すアドレスが前記読み出しアドレス
と同一の場合には対応するＥＣＣは既に破壊されている
ためＥＣＣＣ５８０において訂正不可能エラーが検出さ
れる。
みデータのビットエラーを確認し訂正不可能なエラーが
生じたときエラー信号５３１をＣＰＵ５０１に知らせ、
訂正可能なエラーの時はエラービットを訂正しＥＣＣＲ
５８５を介してデータバス上に送出する。読み出し終了
時の信号５６１が特殊読み出し命令であることを指示し
ていた場合にＥＲＡＭ内に格納されている読み出しデー
タに対応するＥＣＣは反転破壊される。次に、読み出し
命令が行われ読み出すアドレスが前記読み出しアドレス
と同一の場合には対応するＥＣＣは既に破壊されている
ためＥＣＣＣ５８０において訂正不可能エラーが検出さ
れる。
【００１４】
【発明の効果】以上説明したように本発明は、メモリに
格納されエラー検出訂正符号により制御されるデータを
処理するシステムにおいて、特殊読み出し命令とエラー
検出訂正符号の読み出し破壊部を設けることにより、読
み出しデータのビット保障とともに読み出しデータが更
新されたデータであることを保障し書き込まれたデータ
を正当化できる効果と、本発明を適用したデータ処理シ
ステムの更新前データの使用による障害を防ぐ効果があ
る。
格納されエラー検出訂正符号により制御されるデータを
処理するシステムにおいて、特殊読み出し命令とエラー
検出訂正符号の読み出し破壊部を設けることにより、読
み出しデータのビット保障とともに読み出しデータが更
新されたデータであることを保障し書き込まれたデータ
を正当化できる効果と、本発明を適用したデータ処理シ
ステムの更新前データの使用による障害を防ぐ効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図
【図
２】本実施例の構成を示す詳細なブロック図
２】本実施例の構成を示す詳細なブロック図
【図３】従
来の技術によるデータ処理システムの一例の構成を示す
ブロック図
来の技術によるデータ処理システムの一例の構成を示す
ブロック図
１ 中央処理装置（ＣＰＵ）
２ メモリ制御装置（ＭＭＵ）
３ システムバス
４ 記憶部
１０ 第１の制御部
１５ 書き込み指示信号
２０ 第２の制御部
２５ 読み出し指示信号
３０ 特殊読み出し命令制御部
３５ 特殊読み出し命令実行信号４０ 第
３の制御部 ５０ 第４の制御部 ６０ 符号破壊部 ７０ 付加部 ７１ 検出部 ７２ 訂正部 １００ 記憶部 ２００ ＭＭＵ ３００ ＣＰＵ ２１０、２２０ 制御部 ２３０ 検出部 ２４０ 訂正部 ２５０ 付加部 ３１０、３２０ 制御部 ４００ システムバス ４１０ エラー検出信号
３の制御部 ５０ 第４の制御部 ６０ 符号破壊部 ７０ 付加部 ７１ 検出部 ７２ 訂正部 １００ 記憶部 ２００ ＭＭＵ ３００ ＣＰＵ ２１０、２２０ 制御部 ２３０ 検出部 ２４０ 訂正部 ２５０ 付加部 ３１０、３２０ 制御部 ４００ システムバス ４１０ エラー検出信号
Claims (1)
- 【請求項１】 演算及び命令を実行する中央処理装置
と、任意のアドレスにデータの読み出し書き込み可能な
記憶部を含むメモリ制御部がアドレス及びデータを転送
するシステムバスにより接続されているデータ処理シス
テムにおいて、中央処理装置にあっては、該中央処理装
置からデータの書き込みをメモリ制御部へ指示すると共
にシステムバス上にアドレス及び書き込みデータを送出
する第１の制御部と、該中央処理装置から情報の読み出
しをメモリ制御部へ指示すると共に読み出しアドレスを
指定しシステムバス上の読み出しデータを受信する第２
の制御部と、任意の番地に書き込まれているデータに対
してただの一度限りの読み出し動作を指示する特殊読み
出し命令と、前記特殊読み出し命令の読み出し動作実行
である旨をメモリ制御部へ知らせる信号とを出力する特
殊読み出し命令制御部と、メモリ制御部にあっては、該
第１の制御部からの書き込みによりシステムバス上に送
出されている書き込みデータを受取り記憶部の指定され
たアドレスへ書き込む第３の制御部と、該第２の制御部
からの読み出しにより記憶部の指定されたアドレスから
データを読み出す第４の制御部と、該書き込みデータに
エラー検出訂正符号を付加する付加部と、前記読み出し
指示により記憶部からデータを読み出す際に該読み出し
データと対応するエラー検出訂正符号により不正データ
を検出すると共に、前記不正データのうちエラー検出訂
正符号により訂正不可能であるときその旨を中央処理装
置へ知らせる信号を出力する検出部と、前記特殊読み出
し命令による読み出し動作実行である旨の信号を受信し
ており且つ読み出し動作終了後該読み出しデータに対す
るエラー検出訂正符号を破壊する符号破壊部と、前記不
正データのうちエラー検出訂正符号により訂正可能であ
るとき不正箇所を訂正したデータをシステムバス上へ送
出する訂正部とを備えて成ることを特徴とするデータ処
理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033833A JPH04273334A (ja) | 1991-02-28 | 1991-02-28 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033833A JPH04273334A (ja) | 1991-02-28 | 1991-02-28 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273334A true JPH04273334A (ja) | 1992-09-29 |
Family
ID=12397496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033833A Pending JPH04273334A (ja) | 1991-02-28 | 1991-02-28 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273334A (ja) |
-
1991
- 1991-02-28 JP JP3033833A patent/JPH04273334A/ja active Pending
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