JPH04162181A - マイクロプロセッサと出力ポート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサと出力ポートの構成に関し
、出力ポートを介して出力される信号のタイムベースエ
ラーの少ないマイクロプロセッサおよび出力ポートを提
供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするフントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段とを備えていることに特
徴づけられる。また、その代表的な構成が特公昭５８−
３３５８４号公報（以下、文献１と略記する。）に示さ
れている。

発明が解決しようとする課題 しかしながら、文献ｌに示されるようなノイマン方式の
マイクロプロセッサは、あらかじめ定められた順序にし
たがってデータの処理を実行していくために、プログラ
ムが膨大になるにつれて非同期で入力される外部データ
の取り込みやそれに基づくデータの処理のサイクルが長
くなり、その結果、事象が発生してからマイクロプロセ
ッサから出力信号が送出されるまでの時間のばらつき、
すなわち、タイムベースエラーがかなり大きくなるとい
う問題を存している。このような問題に対して、従来は
割り込みという手段が用いられてきたが、割り込み要求
があってもその時点で実行している命令を処理してしま
わないと割り込み処理に移行できないため、マイクロプ
ロセッサが割り込みを受は付けてから、実際に割り込み
サービスルーチンを開始するまでの時間そのものにタイ
ムベースエラーが発生してしまうという問題点を有して
いた。

本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なく出力すること
ができるマイクロプロセッサおよび出力ポートを提供す
ることを目的とする。

課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は、巡回カウント動作を行うフリーランニングカウンタ
と、２種類以上のディジタルデータを格納するデータ格
納手段と、前記データ格納手段の中から互いに異なるデ
ータを選択する第１および第２のデータ選択手段と、前
記第１および第２のデータ選択手段が選択したデータの
どちらか一方のデータを出力するデータ切換手段と、前
記外部入力信号に同期して前記フリーランニングカウン
タのカウントデータを格納するカウントデータ格納手段
と、前記カウントデータ格納手段のデータと前記データ
切換手段の出力データとの加算を行う加算器と、前記フ
リーランニングカウンタのカウントデータと前記加算器
の加算データとを比較し、一致した場合に一致信号を出
力する比較手段と、前記比較手段から出力される一致信
号に基づいて巡回カウント動作を行うポインタと、前記
データ格納手段と同数のディジタルデータを格納するマ
スターラッチ部き、前記マスターラッチ部の中から互い
に異なるマスターラッチをそれぞれ選択する第１および
第２のマスターラッチ選択手段と、前記第１および第２
のマスターラッチ選択手段が選択したマスターラッチの
どちらか一方のデータを出力するマスターラッチ切換手
段と、前記マスターラッチ切換手段の出力データを前記
比較手段から出力される一致信号に基づいて取り込むス
レーブラッチ部とからなる出力ポートを備えている。

また、本発明の出力ポートは、巡回カウント動作を行う
フリーランニングカウンタと、外部入力信号に応じて出
力データを変更する時間データ格納手段と、前記フリー
ランニングカウンタのカウントデータと前記時間データ
格納手段の出力データとの加算を行う加算器と、前記フ
リーランニングカウンタのカウントデータと前記加算器
の出力データとを比較し、一致した場合に一致信号を出
力する比較手段と、前記比較手段から出力される一致信
号に基づいて巡回カウント動作を行うポインタと、少な
くとも２種類以上のディジタルデータを格納するマスタ
ーラッチ部と、前記ポインタの内容に応じて、゛前記マ
スターラッチ部のいずれか１つを選択するマスターラッ
チ選択手段と、前記マスターラッチ部のデータを前記比
較手段から出力される一致信号に基づいて取り込むスレ
ーブラッチ部とを備えている。

作用 本発明は上記した構成により、出力ポートを介して出力
される信号のタイムベースエラーが少ないマイクロプロ
セッサおよび出力ポートを得ることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明のマイクロプロセッサの構成図を示すも
のである。

第１図において、ＴＭＧＲｌｏｏは外部クロック入力端
子１０に供給されるクロック信号をもとに命令の実行タ
イミング信号を発生するタイミングジェネレータであり
、その出力信号はＰＣ２００、ＩＣＲ９０Ｃ１５，及び
ＦＲＣ１０００ｋｍ供給されている。ＰＬＡ３００はプ
ログラマブルロジックアレイであり、順次実行される命
令群からなるプログラムが格納されている。ＰＣ２００
はプログラムカウンタであり、ＴＭＧＲｌｏｏの出力信
号に基づいてＰＬＡ３００に格納された特定の命令を選
択する。ＦＲＣｌｏｏＯはフリーランニングカウンタで
あり、ＴＭＧＲｌｏｏの出力信号をクロック信号として
巡回カウント動作を行う。ＦＲＣｌｏｏＯのカウントデ
ータはローカルバス１４００を介してＩ　ＣＲ９００お
よび出力ポート１１００に供給される。ＩＣＲ９００は
インプットキャプチャレジスタ回路であり、外部信号入
力端子２０〜２７に印加される入力信号のエツジが到来
したときに、その時点のＦＲＣｌｏｏＯのカウントデー
タをＩＣＲ９００内の特定のレジスタに格納する（同時
に複数の入力信号のエツジが到来したときには、複数の
レジスタにＦＲＣｌｏｏＯのカウントデータが格納され
る。）とともに、図示されてはいない入力信号量は付は
フラグをセットする機能を有している。ＰＬＡ３００か
ら送出される命令はコマンドバス１３００を介してＡＬ
Ｕ４００．　　アドレスデコーダ６００（図中ではアド
レスデコーダＡと示されている。）、アドレスデコーダ
８００（図中ではアドレスデコーダＢと示されている。

）、ＩＣＲ９００および出カポ−）１１００に供給され
る。また、データバス１２００はＡＬＵ４００．ＲＯＭ
５００．ＲＡＭ７００、ＩＣＲ９００および出力ポート
１１ｏｏに接続されている。ＡＬＵ４００はディジタル
データの算術および論理演算を実行する演算器である。

ＲＯＭ５００はあらかじめ格納されているディジタルデ
ータをデータバス１２００に送出する読み出し専用メモ
リである。ＲＡＭ７００はデータバス１２００を介して
ディジタルデータの読み書きを行うランダムアクセスメ
モリである。出カポ−）１１００は信号入力端子４０か
ら入力される外部信号を基準とし、プログラムによって
変えられる一連の信号パターンを信号出力端子３０〜３
７から出力する。アドレスデコーダ６００！ｔＲＯＭ５
００のアドレスを選択し、アドレスデコーダ８００はＲ
ＡＭ７００のアドレスを選択する。

以上のように構成された本実施例のマイクロプロセッサ
について、以下その動作について第１図〜第３図を用い
て説明する。

ＴＭＧＲｌｏｏは外部クロック入力端子１ｏに供給され
るクロック信号をもとに命令の実行タイミング信号を発
生し、この信号をＰＣ２００，ＩＣＲ９００およびＦＲ
ＣｌｏｏＯに供給する。ＰＣ２００はＴＭＧＲｌ　００
の出力信号に基づいてＰＬＡ３００に格納された命令群
の中から特定の命令を選択し、ＰＬＡ３００はＰＣ２０
０によって選択された命令をコマンドバス１３００に送
出する。ＡＬＵ４００はコマンドバス１３００から送ら
れてくる命令にしたがって、データバス１２００を介し
て送られてくるディジタルデータの算術および論理演算
を実行し、その結果をデータバス１２００に送出する。

アドレスデコーダ６００はコマンドバス１３００を介し
て送られてくる命令に基づいて特定のアドレスを選択し
、ＲＯＭ５００はアドレスデコーダ６００によって選択
されたアドレスに対応する格納手段に格納されたディジ
タルデータをデータバス１２００に送出する。

アドレスデコーダ８００はコマンドバス１３００を介し
て送られてくる命令に基づいて特定のアドレスヲ選択し
、ＲＡＭ７００はアドレスデコーダ８００によって選択
されたアドレスに対応する格納手段に対し、データバス
１２００から送られてくるディジタルデータを格納ある
いは既に格納されたディジタルデータをデータバス１２
００に送出する。

次に、第２図および第３図を用いて出力ポート１１００
について説明する。第２図は第１図の出カポ−）１１０
０の内部構造を示す構成図であり、第３図は主要部のタ
イミングチャートである。

第２図で信号入力端子４０から入力される外部信号は比
較回路１１３０．ＦＲＣレジスタ１１８０、時間データ
切換回路１１７５．　　マスターラッチ切換回路１１７
６に供給される。

時間データレジスタ１１１１〜１１１４．１１１６〜１
１１９（図中では時間データレジスタＡ１〜Ｄｉ、Ａ２
〜Ｄ２と示されている。）は出力ポートからデータを出
力するタイミングデータを格納するレジスタである。

時間データ選択回路１１２０（図中では時間データ選択
回路１と示されている。）は時間データレジスタ１１１
１〜１１１４の中から、時間データ選択回路１１２５（
図中では時間データ選択回路２と示されている。）は時
間データレジスタ１１１６〜１１１９の中からいずれか
１つのレジスタを選択し、選択したレジスタに格納され
ているタイミングデータをそれぞれ時間データ切換回路
１１７５に供給する。時間データ切換回路１１７５は外
部信号の信号レベルに応じて、時間データ選択回路１１
２ｏおよび時間データ選択回路１１２５から供給される
タイミングデータのどちらが一方を選択し、加算器１１
９０に供給する。

ＦＲＣレジスタ１１８０は入力端子４０から外部信号が
入力されると、そのときのＦＲＣｌｏｏＯのカウントデ
ータをラッチし、そのラッチデータを加算器１工９０に
供給する。加算器１１９０はＦＲＣレジスタ１１８０の
データと時間データ切換回路１１７５の出力データとの
加算を行い、その加算結果データを比較回路１１３ｏに
供給する。比較回路１１３０は加算器１１９０から供給
される加算結果データとローカルバス１４０（１介シて
第１図のＦＲＣｌｏｏｏから供給されるカウントデータ
とを比較し、一致した場合に一致信号をスレーブラッチ
回路１１６０およびポインタ回路１１７０に供給する。

また、比較回路１１３０は入力端子４０から外部信号が
供給されると比較動作を開始し、ポインタ回路１エフ０
がらオーバーフロー信号が供給されるまで比較動作を行
う。

アドレスデコーダ１１１０．１１１５（図中ではアドレ
スデコーダＣ１，Ｃ２と示されている。）ハコマントバ
ス１３００から送られてくる命令に従い、データバス１
２００を介して時間データレジスタ１１１１〜１１１４
．１１１６〜１１１９ニテイジタルデータを格納する際
にアドレスヲ選択する。

マスターラッチ１１４１〜１１４４．１１４８〜１１４
９（図中ではマスターラッチＡ１〜Ｄ１゜Ａ２〜Ｄ２と
示されている。）は出力データを格納するラッチである
。

マスターラッチ選択回路１１５０（図中ではマスターラ
ッチ選択回路１と示されている。）はマスターラッチ１
１４１〜１１４４の中がらマスターラッチ選択回路１１
５５（図中ではマスターラッチ選択回路２と示されてい
る。）はマスターラッチ１１４６〜１１４９の中からい
ずれか１つのレジスタを選択し、選択したマスターラッ
チに格納されている出力データをそれぞれマスターラッ
チ切換回路１１７６に供給する。マスターラッチ切換回
路１１７６は外部信号の信号レベルに応じて、マスター
ラッチ選択回路１１５０およびマスターラッチ選択回路
１１５５から供給される出力データのどちらか一方を選
択し、スレーブラッチ回路１１６０に供給する。また、
アドレスデコーダ１１４０．１１４５（図中ではアドレ
スデコーダＤ１．Ｄ２と示されている。）はコマンドバ
ス１３００から送られてくる命令にしたがい、データバ
ス１２００を介してマスターラッチ１１４１〜１１４４
．１１４６〜１１４９にディジタルデータを格納する際
にアドレスを選択する。

ポインタ回路１１７０は比較回路１１３０の一致信号に
基づいて巡回カウント動作を行い、カウントデータを時
間データ選択回路１１２０．１１２５およびマスターラ
ッチ選択回路１１５０．１１５５に供給する。さらに、
ポインタ回路１１７０はカウント動作が一巡した場合に
はオーバーフロー信号を比較回路１１３０に供給する。

また、ポインタ回路１１７０はコマンドバス１３００か
ら送られてくる初期化命令によってカウントデータを初
期化する。

以上のように構成された出力ボート１１ｏｏについて、
その動作について説明する。

時間データレジスタ１１１１〜１１１１よび１１１６〜
１１１９にはプログラムにより、任意のディジタルデー
タが書き込まれる。たとえば、プログラムにより時間デ
ータレジスタ１１１１に時間データが書き込まれる場合
には、まずコマンドバス１３００を介して送られてくる
命令にしたがって、アドレスデコーダ１１１ｏは時間デ
ータレジスタ１１１１を選択し、選択された時間データ
レジスタ１１１１はデータバス１２００を介して送られ
てくるディジタルデータを格納する。同様にして時間デ
ータレジスタ１１１２〜工１１４および１１１６〜１１
１９に任意のディジタルデータが書き込まれる。また、
マスターラッチ１１４１〜１１４４．１１４６〜１１４
９も同様にプログラムにより、任意のディジタルデータ
が書き込まれる。

時間データ選択回路１１２０．１１２５およびマスター
ラッチ選択回路１１５０．１１５５はポインタ回路１１
７０から供給されるカウントデータに応じて、それぞれ
の時間データレジスタあるいはマスターランチを選択す
る。即ちポインタ回ｉ’ｇｌ　Ｉ　Ｔｏ（Ｄカウントｆ
−９ｒＯＪ　、　ｒ　ＩＪ　、　ｒ２Ｊ、「３」に対し
て、時間データ選択回路１１２０は、時間データレジス
タ１１１１，１１１２．ｔ１１３．１１１４を、時間デ
ータ選択回路１１２５は時間データレジスタ１１１６．
１１１７．１１１８．１１１９を選択し、同様に、マス
ターラッチ選択回路１１５０はマスターラッチ１１４１
゜１１４２．１１４３．１１４４を、マスターラッチ選
択回路工１５５はマスターラッチ１１４６゜１１４７．
１１４８．１１４９をそれぞれ選択する。

信号レベルについて、信号の電位が低電位の場合を「Ｏ
」、高電位の場合を「１」と表現すると、信号入力端子
４０から入力される外部信号の信号レベルがｒｌＪの場
合には、時間データ切換回路１１７５は時間データ選択
回路１１２０の出力データを、マスターラッチ切換回路
１１７６はマスターラッチ選択回路１１５０の出力デー
タをそれぞれ出力し、外部信号の信号レベルが「０」の
場合には、時間データ切換回路１１７５は時間データ選
択回路１１２５の出力データを、マスターラッチ切換回
路１１７６はマスターラッチ選択回路１１５５の出力デ
ータをそれぞれ出力する。

次に第３図を用いて一連の出カバターンを出力するとき
の動作について説明する。第３図でａはＦＲＣｌｏｏｏ
がアップカウンタの場合のカウントデータの時間的変化
を示したものであり、ｂは入力端子４０から入力される
外部信号を示し、ＣはＦＲＣレジスタ１１８０のラッチ
データを示し、ｄはポインタ回路１１７０の出力データ
を示し、ｅは時間データ切換回路１１７５から加算器１
１９０に供給される時間データを示し、ｆは加算器１１
ＳＯから比較回路１１３０に供給される加算結果データ
を示し、ｇはマスターラッチ切換回路１１７６からスレ
ーブラッチ回路１１６０に供給される出力データを示し
、ｈはスレーブラッチ回路１１６０から出力するデータ
を示し、ｉは比較回路１１３０から出力される一致信号
を示している。

ＦＲＣｌｏｏＯがアップカウンタであり、時間データレ
ジスタ１１１１〜１１１４および１１１６〜１１１９に
はそれぞれ時間データＴＡ１．　　ＴＢＩ。

ＴＣＩ、　　Ｔ旧およびＴＡ２．　　ＴＢ２．　　Ｔｅ
３．　　ＴＤ２が格納されており、マスターラッチ１１
４１〜１１４４および１１４３〜１１４９にはそれぞれ
出力データＤＡＩ、　　ＤＰＩ、　　ＤＣＩ、　　ＤＤ
ＩおよびＤ　Ａ２．Ｄ　Ｂ２．Ｄ　Ｃ２゜ＤＤ２が格納
されているとする。また、時刻１０の初期状態ではポイ
ンタ回路１１７０のカウントデータは「０」とする。

ポインタ回路１１７０のカウントデータが「０」の状態
では、時間データ選択回路１１２０．１１２５はそれぞ
れ時間データレジスタ１１１１．１１１６を選択し、そ
れぞれの時間データレジスタに格納されている時間デー
タＴ　Ａｌ、　　Ｔ　Ａ２を時間データ切換回路１１７
５に供給する。同様に、マスターラッチ選択回路１１５
０，１１５５はそれぞれマスターラッチ１１４１．１１
４８を選択し、それぞれのマスターラッチに格納されて
いる出力データＤＡＩ、　　ＤＡ２をマスターラッチ切
換回路１１７６に供給する。

時刻ｔｌで入力端子４０に入力されている外部信号のリ
ーディングエツジが到来すると、ＦＲＣレジスタ１工８
０にはその時点でのＦＲＣｌｏｏＯのカウントデータＮ
１がラッチされ、加算器１１９０にカウントデータＮｌ
を供給する。また、外部信号の信号レベルが「１」とな
るため、時間データ切換回路１１７５は時間データレジ
スタ１１１１から供給されている時間データＴＡＩを加
算器１１９０に供給し、マスターラッチ切換回路１１７
６はマスターラッチ１１４１から供給されている出力デ
ータＤＡＩをスレーブラッチ回路１１６０に供給する。

加算器１１９０はＦＲＣレジスタ１１８０のラッチデー
タＮｌと時間データ切換回路１１７５から供給される時
間データＴＡＩとの加算を行い、その加算結果データＮ
２（＝Ｎｌ＋ＴＡｌ）を比較回路１１３０に供給する。

比較回路１１３０は外部信号のリーディングエツジの到
来とともに、加算器１１９０から供給されているディジ
タルデータＮ２とローカルバス１４００を介して送られ
てくる第１図に示したＦＲＣｌｏｏＯのカウントデータ
との比較を開始し、第３図の時刻ｔ２でＦＲＣｌｏｏｏ
のカウントデータがＮ２に等しくなると、第３図ｉに示
される一致信号をスレーブラッチ回路１１６０およびポ
インタ回路１１７０に送出する。スレーブラッチ回路１
１６０は第３図りに示されるように比較回路１１３０か
ら送出される一致信号のリーディングエツジでマスター
ラッチ切換回路１１７６から供給されている出力データ
ＤＡ＋をラッチし、また第３図ｄに示されるように、ポ
インタ回路１１７０は一致信号によりカウントデータを
「０」から「１」にカウントアツプする。ポインタのカ
ウントデータが「１」になることによって、第３図ｅ９
ｇに示すように加算器１１９０には時間データ切換回路
１１７５から時間データＴＢＩが供給され、スレーブラ
ッチ回路１１６０にはマスターラッチ切換回路１１７６
から出力データＤＢＩが供給される。

以後、同様にしてＦＲＣｌｏｏＯのカウントデータと加
算器１１９０が送出するデータとの比較が行ｂｈ、時刻
ｔ３．ｔ４．ｔ５ではＦＲｃｌｏｏｏのカウントデータ
と加算器１１９０の加算結果データとが一致するため、
比較回路１１３０から一致信号が送出される。そして、
比較回路１１３０から一致信号が送出されるたびにスレ
ーブラッチ回路１１６０はマスターラッチ選択回路１１
５０で選択されたマスターラッチに格納されたディジタ
ルデータをラッチし、ポインタ回路１１７０はカウント
動作を行う。

時刻ｔ５ではポインタ回路１１７０はカウント値が「３
」からｒＯＪになり一巡するので、オーバーフロー信号
を比較回路１１３０に送出する。比較回路１１３０はこ
のオーバーフロー信号によって比較動作を停止し、入力
端子４０に入力されている外部信号のトレイリングエツ
ジが到来するまで一致信号を送出しない。

時刻ｔ６で入力端子４０に入力されている外部信号のト
レイリングエツジが到来すると、ＦＲＣレジスタ１１８
ｏにはその時点でのＦＲＣｌｏｏＯのカウントデータＮ
６がラッチされ、加算器１１９０にカウントデータＮ６
を供給する。また、外部信号の信号レベルが「０」とな
るため、時間データ切換回路１１７５は時間データレジ
スタ１１１６から供給されている時間データＴＡ２を加
算器１１９０に供給し、マスターラッチ切換回路１１７
６はマスターラッチ１１４６から供給されている出力デ
ータＤＡ２をスレーブラッチ回路１１６０に供給する。

加算器１１９０はＦＲＣレジスタ１１８０のラッチデー
タＮ６と時間データ切換回路１１７５から供給される時
間データＴＡ２との加算を行い、その加算結果データＮ
７　（＝Ｎ［ｉ＋ＴＡ２）を比較回路１１３０に供給す
る。比較回路１１３０は外部信号のトレイリングエツジ
の到来とともに、加算器１１９０から供給されているデ
ィジタルデータＮ７とローカルバス１４００を介して送
られてくるＦＲＣｌｏＯＯのカウントデータとの比較を
開始し、第３図の時刻ｔ７でＦＲＣｌｏｏＯのカウント
データがＮ７に等しくなると、第３図ｉに示される一致
信号をスレーブラッチ回路１１６０およびポインタ回路
１１７０に送出する。スレーブラッチ回路１１６０は第
３図りに示されるように、比較回路１１３０から送出さ
れる一致信号のリーディングエツジでマスターラッチ切
換回路１１７６から供給されている出力データＤＡ２を
ラッチし、また第３図ｄに示されるようにポインタ回路
１１７０は一致信号によりカウントデータを「０」から
「１」にカウントアツプする。

以後、時刻ｔ　１−　ｔ　５の場合と同様の動作が繰り
返される。

したがって、入力端子４０に入力されている外部信号を
基準にして、ＦＲＣｌｏｏＯの任意のカウント数のデー
タを時間データレジスタ１１１１〜１１１４および１１
１６〜１１１９に格納し、時間データレジスタ１１１１
〜１１１４．１１１６〜１１１９に対応するマスターラ
ッチ１１４１〜１１４４．１１４６〜１１４９に任意の
出力データを格納することにより、一連の出カバターン
を有する信号をスレーブラッチ回路１１６０から出力す
ることができる。

このように、マスターラッチ１１４１〜１１４４．１１
４６〜１１４９からスレーブラッチ回路１１６０へのデ
ータの転送が加算器１１９０の出力データとＦＲＣｌｏ
ｏＯのカウントデータを比較する比較回路１１３０の一
致検出信号によって自動的に行われるように構成するこ
とにより、入力端子４０から非同期で入力される外部信
号のリーディングエツジあるいはトレイリングエツジを
検出してから、あらかじめ決められた時間後に出カポ−
）１１００より任意の信号パターンの信号を送出させる
場合にはタイムベースエラーを最小限に押さえることが
できる。　以上のように本発明のマイクロプロセッサは
巡回カウント動作を行うフリーランニングカウンタ（Ｆ
ＲＣｌｏｏＯ）と、２種類以上のディジタルデータを格
納するデータ格納手段（時間データレジスタ１１１１〜
１１１４．１１１６〜１１１９）と、データ格納手段の
中から互いに異なるデータを選択する第１および第２の
データ選択手段（時間データ選択回路１１２０．１１２
５）と、第１および第２のデータ選択手段が選択したデ
ータのどちらか一方のデータを出力するデータ切換手段
（時間データ切換回路１１７５）と、外部入力信号に同
期してフリーランニングカウンタのカウントデータを格
納するカウントデータ格納手段（ＦＲＣレジスタ１１８
０）と、カウントデータ格納手段のデータとデータ切換
手段の出力データとの加算を行う加算器（加算器１１Ｅ
ＩＯ）と、フリーランニングカウンタのカウントデータ
と加算器の加算データとを比較し、一致した場合に一致
信号を出力する比較手段（比較回路１１３０）と、比較
手段がら出力される一致信号に基づいて巡回カウント動
作を行うポインタ（ポインタ回路１１７０）と、データ
格納手段と同数のディジタルデータを格納するマスター
ランチ部（マスターラッチ１１４１〜１１４４．１１４
８〜１１４９）と、マスターラッチ部の中から互いに異
なるマスターラッチをそれぞれ選択する第１および第２
のマスターラッチ選択手段（マスターラッチ選択回路１
１５０．１１５５）と、第１および第２のマスターラッ
チ選択手段が選択したマスターラッチのどちらか一方の
データを出力するマスターラッチ切換手段（マスターラ
ッチ切換回路１１７６）と、マスターラッチ切換手段の
出力データを比較手段から出力される一致信号に基づい
て取り込むスレーブラッチ部（スレーブラッチ回路１１
６０）とからなる出力ポート（出力ポート１１００）を
設けたものである。

したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。

なお、実施例においてはリーディングエツジ。

トレイリングエツジそれぞれを基準にして出力ポートか
ら出力する出力データが４通りの場合について説明しい
るが、１〜４通りのいずれの場合でも同様に動作し、さ
らに、出力ポートの時間データレジスタおよびマスター
ランチはそれぞれ４本ずつ２組の構成になっているが、
出力ポートから出力する信号のパターンの複雑さに応じ
て２本以上いくつ設けた場合でもまったく同様な効果が
得られる。

また、実施例においてフリーランニングカウンタはアッ
プカウンタとしたが、ダウンカウンタの場合はＦＲＣレ
ジスタのデータの符号を負にして加算することによって
、全く同様の効果が得られる。

つぎに、第４図は本発明の出力ポートのブロック図を示
したものである。

第４図において、ＦＲＣ４０００はフリーランニングカ
ウンタであり、端子４０２０から供給される信号をクロ
ックとして巡回カウント動作を行い１．ＦＲＣ４０００
のカウントデータは加算器４１００、　　比較回路４２
００に供給される。

外部入力端子４０３０から入力される外部信号は加算器
４１００．　　時間データレジスタ４３００゜４３１０
（図中では時間データレジスタ１，２と示されている。

）に供給される。時間データレジスタ４３００．４３１
０は出力ポートからデータを出力するタイミングデータ
を格納したレジスタであり、外部入力信号の信号レベル
に応じて、時間データレジスタ４３００．４３１０のい
ずれか一方のレジスタのデータが加算器４１００に供給
される。また、加算器４１００は外部入力端子４０３０
から外部信号が入力されると、ＦＲＣ４０００のカウン
トデータと時間データレジスタ４３００あるいは４３１
０の時間データとの加算を行い、その加算結果データを
比較回路４２００に供給する。比較回路４２００はＦＲ
Ｃ４０００のカウントデータと加算器４１００の加算結
果データとの比較を行い、−紙した場合は一致信号をポ
インタ回路４４００およびスレーブラッチ回路４７ＯＯ
に供給する。ポインタ回路４４００は比較回路４２００
の一致信号に基づいて巡回カウント動作を行い、カウン
トデータをマスターラッチ選択回路４６００に供給する
。マスターラッチ４５００〜４５３０　（図中ではマス
ターラッチＡ−Ｄと示されている。）は出力端子４０１
０〜４０１３から出力する出力データを格納するレジス
タである。マスターラッチ選択回路４６００はポインタ
回路４４００のカウントデータによって、マスターラッ
チ４５００〜４５３０のいずれかを選択し、選択したマ
スターラッチのデータをスレーブラッチ回路４７００に
供給する。スレーブラッチ回路４７００は比較回路４２
００の一致信号によって、マスターラッチ選択回路４６
００から供給される出力データを取り込み、出力端子４
０１０〜４０１３から出力する。

以上のように構成された出力ボートについて、第４図の
ブロック図と第５図のタイミングチャートを用いて、そ
の動作を説明する。

第５図でａはＦＲＣ４０００がアップカウンタの場合の
カウントデータの時間的変化を示したものであり、ｂは
入力端子４０３０から入力される外部信号を示し、Ｃは
時間データレジスタ４３００および４３１０から加算器
４１００に供給される時間データを示し、ｄは加算器４
１００から比較回路４２００に供給される加算結果デー
タを示し、ｅはポインタ回路４４００の出力データを示
し、ｆはマスターラッチ選択回路４６００からスレーブ
ラッチ回路４７００に供給される出力データを示し、ｇ
はスレーブラッチ回路４７００から出力するデータを示
し、ｈは比較回路４２００から出力される一致信号を示
している。

ＦＲＣ４０００がアップカウンタであり、時間データレ
ジスタ４３００．４３１０には時間データＴＩ、Ｔ２が
それぞれ格納されており、マスターラッチ４５ｏＯ〜４
５３０には出力ｆ’−夕ＤＡ、ＤＢ、ＤＣ，ＤＤがそれ
ぞれ格納されているとする。

信号レベルについて、信号の電位が低電位の場合を「Ｏ
」、高電位の場合を「１」と表現すると、入力端子４０
３０から入力される外部信号の信号レベルがｒＯＪの場
合には時間データレジスタ４３００に格納されている時
間データＴｌが加算器４１００に供給され、外部信号の
信号レベルが「１」の場合には時間データレジスタ４３
１ｏに格納されている時間データＴ２が加算器４１００
に供給される。また、ポインタ回路４４００のカウント
データｒＯＪ、　　ｒｌＪ、　　ｒ２Ｊ、　　ｒ３Ｊに
対して、マスターラッチ選択回路４６００はマスターラ
ッチ４５００，４５１０．４５２０．４５３０をそれぞ
れ選択する。

初期状態ではポインタ回路４４００のカウントデータは
「０」であるので、マスターラッチ選択回路４８００は
マスターラッチ４５００を選択し、このラッチに格納さ
れているディジタルデータＤＡをスレーブラッチ回路４
７００に送出している。

時刻ｔｏでは外部信号の信号レベルはｒＯＪであるので
、加算器４１００には時間データレジスタ４３００から
時間データＴＩが供給されている。

時刻ｔｌに入力端子４０３０に入力されている外部信号
のリーディングエツジが到来すると、加算器４１００は
その時点でのＦＲＣ４０００のカウントデータＮｌと時
間データレジスタ４３００から供給されている時間デー
タＴＩとの加算を行い、その加算結果データＮ１＋ＴＩ
を比較回路４２ｏＯに供給する。そして、加算器４１０
０は入力端子４０３０に入力されている外部信号のトレ
イリングエツジが到来するまで、時刻ｔ１での加算結果
データを比較回路４２００に供給しつづける。また、外
部信号の信号レベルが「１」となったので、加３Ｉ器４
１００には時間データレジスタ４３１ｏから時間データ
Ｔ２が供給される。

比較回路４２００は加算器４１００から供給されている
ディジタルデータＮＩ＋ＴＩとＦＲＣ４０００のカウン
トデータとを比較し、第５図の時刻ｔ２でＦＲＣ４００
０のカウントデータがＮｌ＋ＴＩに等しくなると第５図
りに示される一致信号をスレーブラッチ回路４７００お
よびポインタ回路４４００に送出する。スレーブラッチ
回路４７００は第５図ｇに示されるように、比較回路４
２００から送出される一致信号のリーディングエツジで
マスターラッチ４５００に格納されているディジタルデ
ータＤＡをラッチし、また第５図ｅに示されるようにポ
インタ回路４４００は一致信号によりカウントデータを
「０」から「１」にカウントアツプする。ポインタ回路
４４０００カウントデータが「１」に変化することによ
って、マスターラッチ選択回路４６００はマスターラッ
チ４５１０を選択し、このラッチに格納されているディ
ジタルデータＤＢをスレーブラッチ回路４７００に送出
する。

時刻ｔ３に入力端子４０３０に入力されている外部信号
のトレイリングエツジが到来すると、加算器４１００は
その時点でのＦＲＣ４０００のカウントデータＮ２と時
間データレジスタ４３１０から供給されている時間デー
タＴ２との加算を行い、その加算結果データＮ２＋Ｔ２
を比較回路４２００に供給する。そして、加算器４１０
０は入力端子４０３０に入力されている外部信号のリー
ディングエツジが到来するまで、時刻ｔ３での加算結果
データを比較回路４２００に供給しつづける。また、外
部信号の信号レベルが「０」となったので、加算器４１
００には時間データレジスタ４３００から時間データＴ
Ｉが供給される。

比較回路４２００は加算器４１００から供給されている
ディジタルデータＮＩ＋Ｔ２とＦＲＣ４０００のカウン
トデータとを比較し、第５図の時刻ｔ４でＦＲＣ４００
０のカウントデータがＮ２＋Ｔ２に等しくなると一致信
号をスレーブラッチ回路４７００およびポインタ回路４
４００に送出する。

スレーブラッチ回路４７００は比較回路４２００から送
出される一致信号のリーディングエツジでマスターラッ
チ４５００に格納されているディジタルデータＤＢをラ
ッチし、またポインタ回路４４００は一致信号によりカ
ウントデータを「１」から「２」にカウントアツプする
。

以後、同様にして時刻ｔ５．　ｔ７．　　ｔ９で更新さ
れる加算器からの加算結果データに対し、それぞれ時刻
ｔＧ、　　ｔ８．　　ｔｌＯではＦＲＣ４０００のカウ
ントデータが一致するため、第５図りに示されるように
、比較回路４２００から一致信号が送出される。そして
、比較回路４２００から一致信号が送出されるたびにス
レーブラッチ回路４７００はマスターラッチ選択回路４
６００で選択されたマスターラッチ４５００〜４５３０
に格納されたディジタルデータをラッチし、ポインタ回
路４４００はカウント動作を行う。

したがって、あらかじめ時間データレジスタ４３００．
４３１０に時間データを格納し、マスターラッチ１１４
１〜１１４４に任意の出力データを格納することにより
、入力端子４０３０に入力されている外部信号を基準に
して、一連の出カバターンを有する信号をスレーブラッ
チ回路４７００から出力することができる。

以上のように本発明の出力ポートは巡回カウント動作を
行うフリーランニングカウンタ（ＦＲＣ４０００）と、
外部入力信号に応じて出力データを変更する時間データ
格納手段（時間データレジスタ４３００．４３１０）と
、フリーランニングカウンタのカウントデータと時間デ
ータ格納手段の出力データとの加算を行う加算器（加算
器４１００）と、フリーランニングカウンタのカウント
データと加算器の出力データとを比較し、一致した場合
に一致信号を出力する比較手段（比較回路４２００）と
、比較手段から出力される一致信号に基づいて巡回カウ
ント動作を行うポインタ（ポインタ回路４４００）と、
少なくとも２種類以上のディジタルデータを格納するマ
スターラッチ部（マスターラッチ４５００〜４５３０）
と、ポインタの内容に応じて、マスターラッチ部のいず
れか１つを選択するマスターラッチ選択手段（マスター
ラッチ選択回路４６００）と、マスターラッチ部のデー
タを比較手段から出力される一致信号に基づいて取り込
むスレーブラッチ部（スレーブラッチ回路４７００）と
で構成されている。

なお、実施例では出力ポートの出力端子は４つとしたが
、マスターラッチおよびスレーブラッチのデータ長を増
減させることで出力端子が幾つの場合でも全く同様に実
現できる。

発明の効果 以上のように本発明は、外部入力信号を基準にして、出
力ポートから出力信号を送出する時間タイミングデータ
を時間データレジスタに格納し、時間データレジスタに
格納した時間タイミングで出力するデータをマスターラ
ッチに格納することによって、外部信号入力端子に印加
される入力信号のエツジが到来すると、その時点のフリ
ーランニングカウンタのカウントデータと時間データレ
ジスタの時間データから信号の出力タイミングの加算を
行い、加算結果の出力タイミングとフリーランニングカ
ウンタのカウントデータが一致すると、自動的に信号が
出力されるので、出力ポートからはタイムベースエラー
の少ない一連の信号パターンを出力することができ、そ
の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図、第２図は同実施例における出
力ボート部の具体的な構成例を示すブロック図、第３図
は第２図の主要部のタイミングチャート、第４図は本発
明の一実施例における出力ポートの構成を示すブロック
図、第５図は第４図の主要部のタイミングチャートであ
る。 １００・・・タイミングジェネレータ、　　２００・・
・プログラムカウンタ、　　３００・・・ＰＬＡ。 ４００・・・ＡＬＵ、　　　５００・・・ＲＯＭ、　　
　７００・・・ＲＡＭ、　　　９００・・・ＩＣＲ，１
０００，４０００・・・ＦＲＣｌ　　、１１００・・・
出力ポート、　　１１１１〜１１１４．１１１６〜１１
１９，４３００゜４３１０・・・時間データレジスタ、
　　１１３０．４２００・・・比較回路、　　１１４１
〜１１４４．１１４６〜１１４９．４５００〜４５３０
・・・マスターラッチ、　　１１８０．４７００・・・
スレーブラッチ、１１７０、　４４００・・・・・・ポ
インタ回路、　　１１８０・・・ＦＲＣレジスタ、　　
１１９０．４１００・・・加算器。

Claims (4)

【特許請求の範囲】
1. （１）巡回カウント動作を行うフリーランニングカウン
   タと、 ２種類以上のディジタルデータを格納するデータ格納手
   段と、 前記データ格納手段の中から互いに異なるデータを選択
   する第１および第２のデータ選択手段と、前記第１およ
   び第２のデータ選択手段が選択したデータのどちらか一
   方のデータを出力するデータ切換手段と、 前記外部入力信号に同期して前記フリーランニングカウ
   ンタのカウントデータを格納するカウントデータ格納手
   段と、 前記カウントデータ格納手段のデータと前記データ切換
   手段の出力データとの加算を行う加算器と、 前記フリーランニングカウンタのカウントデータと前記
   加算器の加算データとを比較し、一致した場合に一致信
   号を出力する比較手段と、 前記比較手段から出力される一致信号に基づいて巡回カ
   ウント動作を行うポインタと、 前記データ格納手段と同数のディジタルデータを格納す
   るマスターラッチ部と、 前記マスターラッチ部の中から互いに異なるマスターラ
   ッチをそれぞれ選択する第１および第２のマスターラッ
   チ選択手段と、 前記第１および第２のマスターラッチ選択手段が選択し
   たマスターラッチのどちらか一方のデータを出力するマ
   スターラッチ切換手段と、 前記マスターラッチ切換手段の出力データを前記比較手
   段から出力される一致信号に基づいて取り込むスレーブ
   ラッチ部とからなる出力ポートを備えたマイクロプロセ
   ッサ。
2. （２）データ選択手段およびマスターラッチ選択手段は
   、ポインタのカウントデータの出力信号に基づいて選択
   を変更する請求項１記載のマイクロプロセッサ。
3. （３）データ切換手段およびマスターラッチ切換手段は
   、外部入力信号の信号レベルに基づいて出力データの切
   り換えを行う請求項１記載のマイクロプロセッサ。
4. （４）巡回カウント動作を行うフリーランニングカウン
   タと、 外部入力信号に応じて出力データを変更する時間データ
   格納手段と、 前記フリーランニングカウンタのカウントデータと前記
   時間データ格納手段の出力データとの加算を行う加算器
   と、 前記フリーランニングカウンタのカウントデータと前記
   加算器の出力データとを比較し、一致した場合に一致信
   号を出力する比較手段と、 前記比較手段から出力される一致信号に基づいて巡回カ
   ウント動作を行うポインタと、 少なくとも２種類以上のディジタルデータを格納するマ
   スターラッチ部と、 前記ポインタの内容に応じて、前記マスターラッチ部の
   いずれか１つを選択するマスターラッチ選択手段と、 前記マスターラッチ部のデータを前記比較手段から出力
   される一致信号に基づいて取り込むスレーブラッチ部と
   を備えた出力ポート。