JPH04162297A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置に関し、特に文字フォントなどの特定
のコードが割当てられでいるデータを簡単の構成により
効率的に読出すことのできる記憶装置に関する。

〔従来の技術〕

従来の、この種の記憶装置の一例を第３図に示す、第３
図に示されるように：この従来例は、圧縮情報を含む必
要なコードに対応するデータが格納されている主記憶回
路８と、この主記憶回路８のアドレスが格納されている
補助記憶装置ＩＯと、データの読出しおよび圧縮された
データの、展開を行うＣＰＵ７と、ＣＰＵ７のためのプ
ログラムが格納されているプログラム用記憶装置９と、
を備えて構成されている。

第３図において、この従来例において、特定のコードに
対して必要なデータを読出す場合には、先ず、補助記憶
装２１０から前記コードに対するデータが、主記憶波Ｎ
８のどのアドレスから記憶されているかが読出され、次
に、そのアドレスを基にして、主記憶波ｆ８からデータ
が読出される。

この読出されたデータが圧縮に関する情報を含んでいる
場合には、その読出されたデータは、圧縮データ展開の
ためのプログラムに渡され、展開処理が実行される。こ
の展開処理は、ＣＰＵ７により、プログラム用記憶装置
９に書込まれたプロググラムを介して実行される。

即ち、以上の手順により、必要なデータを得ることが可
能な構成となっているのが一般である。

〔発明が解決しようとする課題〕

上述した従来の記憶装置においては、データの読出し、
主記憶回路のアドレス読出し、および圧縮データの展開
等の必要な処理は、全てＣＰＵによって行われる９しか
しながら、実際に、このような方式が用いられているバ
ーンナルコンピュータまたはワードプロセッサ等におい
ては、データの読出しのためだけに専用のＣＰＵが用い
られることは殆んどなく、大抵の場合、メインのＣＰＵ
自身により、この処理が行われている。また、補助記憶
回路も独立して設けられてはおらず、殆んどの場合、Ｃ
ＰＵ用プログラム用の記憶回路に包含されていることが
多い。

従って、従来の記憶装置においては、データを読出す処
理が多くなるためＣＰＵの負担が多大となり、データを
読出す度ごとにシステム全体の処理スピードが低下し、
ＣＰＵ自体の処理能力が阻害されるために、システム全
体の処理サービスが劣化するという欠点がある。更に、
補助記憶回路の代りに、ＣＰＵのプログラム用の記憶回
路にアドレス情報を格納するために、プログラムのため
の記憶領域が少なくなり、前記プログラム用の記憶回路
に対する記憶回路節約の考慮を必要とすることが多くな
って、プログラム開発に対する制約ならびに負担が過大
になるという欠点がある。

〔課題を解決するための手段〕

本発明の記憶装置は、入力されるコードを所定の記憶回
路のアドレスに変換するアドレス変換器と、プリセット
されたデータを所定のクロック信号に基づいて順次カウ
ント値を歩進させるアドレス・カウンタと、前記カウン
タ値により指定されるアドレスに記憶されているｎ（正
整数）ビットのデータを出力する前記記憶回路と、前記
ｎビットのデータをプリセットし、プリセットされた当
該ｎビットのデータを所定のクロック信号を介してカウ
ントダウンし、その結果が一定値になった時に所定の制
御信号を出力するループ・カウンタと、前記ｎビットの
データの内、特定ビットを除くデータをラッチするラッ
チ回路と、前記特定ビットに基づき、前記クロック信号
の送出先を前記アドレス・カウンタから前記ループ・カ
ウンタに変更し、前記ラッチ回路に所定のラッチ信号を
送出するタイミング発生器と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は２本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、アドレス変換器１と、アド
レス・カウンタ２と、主記憶回路３と、タイミング発生
器４と、ループ・カウンタ５と、ラッチ回路６と、を備
えて構成される。

第１図において、アドレス変換器１は、所要データを示
すコードを、当該データが格納されている主記憶回路３
のアドレスに対応するデータに変換して出力する機能を
有している０通常は、ＲＯＭなどが用いられており、入
力されるコード１０１は、そのままアドレス対応入力と
して、主記憶回路３におけるデータ格納場所の先頭アド
レスに対応するように書込まれる。この場合、アドレス
入力としては、必ηなコードのビット数以上のアドレス
入力が必要であり、また、データ・ビットとしては、主
記憶回路３のアドレス入力以上のデータ・ビットか必要
である。このアドレス変換器２の作用により、読出し側
においては、主記憶回路３におけるデータ格納位置を計
算したり、ＲＯＭ上に記憶しておくという手間を省くこ
とができる。

アドレス変換器１から出力されるアドレス対応データ１
１〕２はアドレス・カウンタ２に入力されるが、アドレ
ス・カウンタ２においては、タイミング発生器４から入
力されるプリセット・パルス１０６を介して、アドレス
対応データ［０２はアドレス・カウンタ２内のカウンタ
にプリセットされ、同じくタイミング発生器４から入力
されるカウントアツプ・クロック１０７により順次その
カウント値が歩進される。即ち、アドレス・カウンタ２
においては、タイミング発生器４に入力される書込み信
号１０４に同期して生成されるプリセット・パルス１０
６を介して、アドレス変換器２から入力される主記憶回
路３のアドレス対応データ１０３がプリセットされ、ま
た、外部からタイミング発生器４に入力される読出し信
号１０５に同期して生成されるカウントアツプ・クロッ
ク１０７に同期して、順次カウント値をアップさせるこ
とにより、読出し側におけるアドレス歩進処理を省くこ
とが可能となる。

なお、タイミング発生器４は、本装置の動作を制御する
各種の制御信号を出力する機能を有しており、アドレス
・カウンタ２に対しては、上述のように、外部から入力
される書込み信号１０４に同期して生成されるプリセッ
ト・パルス１０６と、同じく外部より入力される読出し
信号１０５に同期して生成されるカウントアツプ・タロ
ツク１０７が出力され、また、ループ・カウンタ５に対
しては、プリセット・パルス１０９およびカウントダウ
ン・クロック１１０、ラッチ回路６に対しては、ラッチ
信号１１２が出力される。

なお、読出す側において、コード１０１の入力と書込み
信号１０４とのタイミングに対応して、アドレス変換器
１の遅延時間を考慮して読出しを行う場合には、アドレ
ス・カウンタ２に対するプリセット・パルスとしては、
タイミング発生器４から入力されるプリセット・パルス
１０６の代りに、外部からの書込み信号１０４と同一の
信号を使用することができるので、直接、書込み信号１
０４をアドレス・カウンタ２に入力しても、同等の作用
が得られる。

また、タイミング発生器４に入力される信号は、前述の
書込み信号１０４および読出し信号１０５と、主記憶回
路３から入力される特定ビット１０ｇと、ループ・カウ
ンタ５から入力されるカウント終了信号１１１　　（カ
ウント終了とは、カウント値が０になる状態を云う）と
である。

このタイミング発生器４から出力される上記の各制御信
号を生成出力する方法としては、外部から入力される読
出し信号１０５をスイッチ等によって切替えてもよく、
または、単発的に必要なパルスをワンショット発生器等
を用いて出力してもよい０通常は、読出し信号１０５は
、アドレス・カウンタ２におけるカウントアツプ・クロ
ック１０７として使用され、ループ・カウンタ５を停止
状態とし、ラッチ回路６は、筒抜は状態にしておく。

主記憶回路３において、特定ビットｌＯ８が１になった
場合には、次の１回だけ読出し信号１０５が、そのまま
カウントアツプ・クロ・ツク１０７としてアドレス・カ
ウンタ２に送られ、次のアドレスから繰返し回数を示す
データが読出されて、ループ・カウンタ５に対しては、
タイミング発生器４からプリセット・パルス１０９が入
力されて繰返し数がセットされる。そして、その次から
タイミング発生器４に入力される読出し信号１０５は、
ルートカウンタ５に対しては、カウント・ダウン用のカ
ウントダウン・クロック１１０として入力される。また
、前記特定ビット１０ｇが１の間（繰返しスタートから
、繰返し終了まで１であるようにしておく）においては
、タイミング発生器４からラッチ回路６に対してラッチ
信号１１２が送られ、その間、主記憶回路３におけるデ
ータはラッチされている。

ループ・カウンタ５においてカウント終了となるとく成
る読出し信号の後、ループ・カウンタ５の出力が０にな
ったことを示すカウント終了信号１１１が１となる）、
カウント終了信号１１１が１のレベルでタイミング発生
器４に入力され、タイミング発生器４においては、再び
読出し信号１０５がカウントアツプ・クロック１０７と
して、アドレス・カウンタ２のカウントアツプ・ブロッ
クに入力され、次の読出し信号がらはラッチ回路６が筒
抜は状態になるように、ラッチ信号１１２が解除される
。従って、ループ・カウンタ５は、再度繰返し状態が発
生するまでは、停止状態のままに保持される。

ループ・カウンタ５はプリセーｌト付のダウン・カウン
タで、プリセット・パフレス１０９により、入力されて
いるデータはカウンタ値にプリセットされ、カウントダ
ウン・クロック１１０によってカウント・ダウンされる
。また、前記カウント値が０を示している時には、カウ
ント終了を示すカウント終了信号１１１が１として出力
されて、タイミング発生器４に入力される。

ラッチ回路６においては、タイミング発生器４から送ら
れてくるラッチ信号１１２がＯである場合には、入力さ
れるデータが、そのまま出力され、また、ラッチ信号１
１２が１である場合には、その直前のデータがラッチさ
れる。

以下において、第２図（ａ）、（ｂ）、（ｃ）、（ｄ）
、（ｅ）。

（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）
に示される信号タイミング図をも含めて参照し、データ
が読出されるまでの動作手順ついて説明する。

■データを読出す場合には、先ず、必要なデータを示す
コードが、本発明の記憶装置のコード入力に書込まれる
。これが、アドレス変換器１に対する入力となる。この
コード書込みに当っては、前記コード入力にコードがセ
ットされ、書込み信号１０４がアドレス・カウンタ２に
送られる。

■書込まれたコードは、そのままアドレス変換器１に入
力され、アドレス変換器１からは、主記憶回路３におけ
るデータ格納アドレスを示すアドレス対応データ１０２
が出力される。

■アドレス変換器１の出力即ちアドレス対応データ１０
２は、アドレス・カウンタ２にセットされ、主記憶回路
３のアドレス入力となる。

■主記憶回路３からは、アドレス・カウンタ２から出力
されるアドレス対応データ１０３に示されるアドレスの
データが出力され、ループ・カウンタ５に対しては、デ
ータ１１３および特定ビット１０８が、ラッチ回路６に
対してはデータ１１３、またタイミング発生器４に対し
ては特定ビット１０８が送られる。

■続いて、データの読出し信号１０５がタイミング発生
器４に入力されると、タイミング発生器４からはカウン
トアツプ・クロック１０７が出力されてアドレス・カウ
ンタ２に送られ、アドレス・カウンタ２においては、主
記憶回路３に対するアドレスが歩進される。

■ここで、主記憶回路３におけるデータの特定ビット１
０ｇが、所定の値（繰返しデータであることを示すため
に、特定ビットを１にする。）を示した場合には、この
時点から連続のデータが続くことになり、タイミング発
生器４からはラッチ信号１１２が出力されてラッチ回路
６に送られ、現時点における主記憶回路３の出力をラッ
チ回路６にラッチする。

■次の読出し信号１０５がタイミング発生器４に入力さ
れると、この読出し信号１０５に対応して、主記憶回路
３の次のアドレスからループされる回数を表すデータ＜
ｒ繰返し回数−２」を書込んでおく０本実施例において
は、繰返し数を７回とするために、５を書き込んでおく
、）を読込み、ループ・カウンタ２にセットする。また
、タイミング発生器４は１次からの読出し信号［０５に
対しては、読出し信号１０５をカウントアツプ・クロッ
クとしてアドレス・カウンタ２には送らずに、代りに、
読出し信号１０５に同期して（または読出し信号１０５
をそのまま）、ループ・カウンタ５に対して、ダウン・
カウント用のカウントダウン・クロック１１０として送
出し、繰返し回数を保持しているループ・カウンタ５の
数値をカウント・ダウンさせる。即ち、この間において
は、主記憶回路３のアドレスを生成するアドレス・カウ
ンタ２は、歩進しないままの状態に保持される。

■ループ・カウンタ５においてカウント・ダウンが行わ
れている間においては、本装置のデータ出力１１４は、
ラッチ回路６にラッチされているデータとなる。ループ
・カウンタ５の値が０、即ち繰返しであるデータの読出
しが終了すると、タイミング発生器４においては、再び
読出し信号＋０５に同期してくまたは読出し信号１０５
そのまま）、アドレス・カウンタ２にカウントアツプ・
クロック１０７を送出し、主記憶回路３のアドレスをイ
ンクリメントする。更に、タイミング発生器４において
は、ラッチ回路６に対して、ラッチ動作を行わないよう
に、ラッチ信号１１２をＯＦＦとし、主記憶回路３のデ
ータがそのまま本装置の出力１１４となるようにする。

■再度繰返しを示す値が検出された場合には、前記■〜
■の手順を繰返す。

〔発明の効果〕

以上、詳細に説明したように、本発明は、データの読出
し時においては、コード入力に必要なデータに対応する
コード（漢字コードなど）をセットして書込み信号を送
り、あとは、読出し信号を入力するだけで、必要なコー
ドに対するデータが順次読出されて出力される。しかも
、コードから主記憶回路に対する格納アドレスの変換、
圧縮処理に対するデータの展開なども内部ハードウェア
により実行されるため、データの読出し処理に対応する
ＣＰＵの負担が皆無となり、システム全体の処理スピー
ドを向上させることができるという効果とともに、ＣＰ
Ｕのプログラム用の記憶回路にアドレス情報を格納する
必要が無くなるため、そのための余分の記憶領域が不要
となるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図（ａ
）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）
、（ｈ）、（ｉ）、Ｕ）および（ｋ）は、前記一実施例
における信号タイミング図、第３図は従来例のブロック
図である。 図において、１・−・・・・アドレス変換器、２・・・
・・・アドレス・カウンタ、３・・・・・・主記憶回路
、４・・・・−・タイミング発生器、５・・・・・・ル
ープ・カウンタ、６・・・・・う・ソチ回路。

Claims (1)

1. 【特許請求の範囲】 入力されるコードを所定の記憶回路のアドレスに変換す
   るアドレス変換器と、 プリセットされたデータを所定のクロック信号に基づい
   て順次カウント値を歩進させるアドレス・カウンタと、 前記カウンタ値により指定されるアドレスに記憶されて
   いるｎ（正整数）ビットのデータを出力する前記記憶回
   路と、 前記ｎビットのデータをプリセットし、プリセットされ
   た当該ｎビットのデータを所定のクロック信号を介して
   カウントダウンし、その結果が一定値になった時に所定
   の制御信号を出力するループ・カウンタと、 前記ｎビットのデータの内、特定ビットを除くデータを
   ラッチするラッチ回路と、 前記特定ビットに基づき、前記クロック信号の送出先を
   前記アドレス・カウンタから前記ループ・カウンタに変
   更し、前記ラッチ回路に所定のラッチ信号を送出するタ
   イミング発生器と、 を備えることを特徴とする記憶装置。