JPH04167467A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04167467A JPH04167467A JP2294344A JP29434490A JPH04167467A JP H04167467 A JPH04167467 A JP H04167467A JP 2294344 A JP2294344 A JP 2294344A JP 29434490 A JP29434490 A JP 29434490A JP H04167467 A JPH04167467 A JP H04167467A
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- high melting
- polycrystalline silicon
- point metal
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌｔ上盆札且立旺
本発明は、半導体装置の製造方法に関し、特に縦積みＲ
ＯＭのＲＯＭ付は方法に関するものである。
ＯＭのＲＯＭ付は方法に関するものである。
従】匡■【直
従来、縦積みＲＯＭのＲＯＭ付けを形成する際には、多
結晶シリコン層を形成後、パターニングシ、ソース・ド
レインの拡散層を形成し、デプレッションＭＯＳ ＦＥ
Ｔを形成するためのフォトレジストをパターニングし、
不純物のイオン注入し、ＲＯＭ付けをおこなっていた。
結晶シリコン層を形成後、パターニングシ、ソース・ド
レインの拡散層を形成し、デプレッションＭＯＳ ＦＥ
Ｔを形成するためのフォトレジストをパターニングし、
不純物のイオン注入し、ＲＯＭ付けをおこなっていた。
第２図（ａ） 〜（ｃ）は、従来の縦積みＲＯＭのＲＯ
Ｍ付は方法を工程順に示した断面図である。
Ｍ付は方法を工程順に示した断面図である。
先ず、第２図（ａ）に示すように、シリコン基板１上に
酸化膜２を形成し、さらに多結晶シリコン３を成長し、
その後、多結晶シリコン３をパターニングする。
酸化膜２を形成し、さらに多結晶シリコン３を成長し、
その後、多結晶シリコン３をパターニングする。
次に、第２図（ｂ）に示すように、不純物をイオン注入
し、多結晶シリコン３の直下部分を除く位置に拡散層５
を形成する。
し、多結晶シリコン３の直下部分を除く位置に拡散層５
を形成する。
次に、第２図（Ｃ）に示すように、フォトレジストアを
パターニングし、デプレッションＭＯ５ＦＥＴを形成す
るため不純物イオンを注入し、拡散層８を形成する。
パターニングし、デプレッションＭＯ５ＦＥＴを形成す
るため不純物イオンを注入し、拡散層８を形成する。
日 ”
上述した、従来のＲＯＭ付は方法では、デプレッション
ＭＯＳ ＦＥＴを所定の部分に形成するためフォトレジ
ストをパターニングする。
ＭＯＳ ＦＥＴを所定の部分に形成するためフォトレジ
ストをパターニングする。
この時、パターニングのズレを考慮するため、多結晶シ
リコンの間隔を広く取る必要があり、半導体装置の寸法
が大きくなるという欠点がある。
リコンの間隔を広く取る必要があり、半導体装置の寸法
が大きくなるという欠点がある。
、の
本発明の、縦積みＲＯＭのＲＯＭ付は方法は、半導体基
板上に、多結晶シリコンを形成する工程と、その上に高
融点金属を形成する工程と、多結晶シリコンと高融点金
属を同時に所定のパターニングする工程と、多結晶シリ
コンと高融点を除去した部分に、絶縁層を形成する工程
と、ＲＯＭ付けのためフォトレジストをパターニングす
る工程と、フォトレジストをマスクに高融点金属を等方
性エツチングにより除去する工程と、フォトレジストを
除去する工程と、絶縁層と高融点金属をマスクに、不純
物のイオンを注入し、拡散層を形成する工程とで構成さ
れている。
板上に、多結晶シリコンを形成する工程と、その上に高
融点金属を形成する工程と、多結晶シリコンと高融点金
属を同時に所定のパターニングする工程と、多結晶シリ
コンと高融点を除去した部分に、絶縁層を形成する工程
と、ＲＯＭ付けのためフォトレジストをパターニングす
る工程と、フォトレジストをマスクに高融点金属を等方
性エツチングにより除去する工程と、フォトレジストを
除去する工程と、絶縁層と高融点金属をマスクに、不純
物のイオンを注入し、拡散層を形成する工程とで構成さ
れている。
旦
上記の構成によると、ＲＯＭ付けのための不純物イオン
の注入マスク材は、絶縁層と高融点金属であり、また、
高融点金属を等方性エツチングにより、除去するため、
フォトレジストのパターニングズレを考慮する必要がな
くなり、多結晶シリコンの間隔を小さくでき、半導体装
置を小さくすることができる。
の注入マスク材は、絶縁層と高融点金属であり、また、
高融点金属を等方性エツチングにより、除去するため、
フォトレジストのパターニングズレを考慮する必要がな
くなり、多結晶シリコンの間隔を小さくでき、半導体装
置を小さくすることができる。
災胤桝
本発明について、図面を参照して説明する。第１図（ａ
）〜（ｄ）は、本発明の一実施例を説明するために、工
程順に示した断面図である。
）〜（ｄ）は、本発明の一実施例を説明するために、工
程順に示した断面図である。
まず、第１図（ａ）に示すように、シリコン基板１上に
、酸化膜２を成長し、その上に多結晶シリコン３を成長
し、さらに、その上に高融点金属４を成長する。
、酸化膜２を成長し、その上に多結晶シリコン３を成長
し、さらに、その上に高融点金属４を成長する。
次に、第１図（ｂ）に示すように、多結晶シリコン３と
高融点金属４を同時に所定のパターニングをし、その後
、不純物のイオン注入により、多結晶シリコン３および
高融点金属４の直下部分を除く位置に、拡散層５を形成
する。
高融点金属４を同時に所定のパターニングをし、その後
、不純物のイオン注入により、多結晶シリコン３および
高融点金属４の直下部分を除く位置に、拡散層５を形成
する。
次に、第１図（ｃ）に示すように、多結晶シリコン３と
高融点金属４を除去した部分に、絶縁層６を成長し、そ
の後、全面にフォトレジストアを形成し所定の形状にパ
ターニングする。
高融点金属４を除去した部分に、絶縁層６を成長し、そ
の後、全面にフォトレジストアを形成し所定の形状にパ
ターニングする。
次に、第１図（ｄ）に示すように、所定の高融点金属４
を等方性エツチングにより、除去する。その後、フォト
レジスト７を除去し、ＲＯＭ付けのための不純物の注入
をし、高融点金属４が除去された多結晶シリコン３の直
下部分のみに、拡散層８を形成する。
を等方性エツチングにより、除去する。その後、フォト
レジスト７を除去し、ＲＯＭ付けのための不純物の注入
をし、高融点金属４が除去された多結晶シリコン３の直
下部分のみに、拡散層８を形成する。
光朋ｊ８九１
以上、説明したように、本発明は、ＲＯＭ付けの不純物
イオン注入時のマスク材として、絶縁層と高融点金属を
使用することにより、多結晶シリコンの間隔を小さくす
ることができ、半導体装置の寸法を小さくできる効果が
ある。
イオン注入時のマスク材として、絶縁層と高融点金属を
使用することにより、多結晶シリコンの間隔を小さくす
ることができ、半導体装置の寸法を小さくできる効果が
ある。
第１図（ａ）〜（ｄ）は、本発明の詳細な説明するため
に、工程順に示した断面図、第２図（ａ）〜（Ｃ）は、
従来の方法を説明するために工程順に示した断面図であ
る。 １・・・・・・シリコン基板、 ２・旧・・酸化膜、３
・・・・・・多結晶シリコン、４・旧・・高融点金属、
５・・・・・・拡散、 ６・旧・・絶縁層、７
・・・・・・フォトレジスト、８・・・・・・拡散層。
に、工程順に示した断面図、第２図（ａ）〜（Ｃ）は、
従来の方法を説明するために工程順に示した断面図であ
る。 １・・・・・・シリコン基板、 ２・旧・・酸化膜、３
・・・・・・多結晶シリコン、４・旧・・高融点金属、
５・・・・・・拡散、 ６・旧・・絶縁層、７
・・・・・・フォトレジスト、８・・・・・・拡散層。
Claims (1)
- 【特許請求の範囲】 半導体基板上に多結晶シリコン層を形成する工程と、 多結晶シリコン層上に、高融点金属層を形成する工程と
、 多結晶シリコン層と高融点金属層を同時に所定の形状に
形成する工程と、 所定の形状に形成された多結晶シリコン層と高融点金属
層をマスクとして、半導体基板上に不純物イオンを注入
し、拡散層を形成する工程と、隣接する多結晶シリコン
層・高融点金属層の相互間に、絶縁層を形成する工程と
、 所定の高融点金属層を等方性エッチングにより除去する
工程と、 高融点金属層が除去された部分のみ、半導体基板に不純
物イオンを注入し、多結晶シリコン層の下に拡散層を形
成する工程を有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294344A JPH04167467A (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294344A JPH04167467A (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167467A true JPH04167467A (ja) | 1992-06-15 |
Family
ID=17806493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294344A Pending JPH04167467A (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167467A (ja) |
-
1990
- 1990-10-30 JP JP2294344A patent/JPH04167467A/ja active Pending
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