JPH04169946A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH04169946A JPH04169946A JP29598490A JP29598490A JPH04169946A JP H04169946 A JPH04169946 A JP H04169946A JP 29598490 A JP29598490 A JP 29598490A JP 29598490 A JP29598490 A JP 29598490A JP H04169946 A JPH04169946 A JP H04169946A
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- JP
- Japan
- Prior art keywords
- memory
- address
- register
- space
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 6
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリーを内蔵した半導体集積装置における、
メモリー空間の決定方法に関する。
メモリー空間の決定方法に関する。
従来、半導体装置内にメモリーを内蔵させた場合、該メ
モリーアドレス空間は固定されていた。
モリーアドレス空間は固定されていた。
あるいは、外付の回路でアドレス空間を決定するように
していた。
していた。
従来の技術では、メモリーアドレス空間が固定されてい
たため、使用者は自由にアドレス空間を決定することが
出来なかった。あるいは外付の回路が必要となるため、
部品コストの増大と、実装される基板の大型化といった
問題を有していた。
たため、使用者は自由にアドレス空間を決定することが
出来なかった。あるいは外付の回路が必要となるため、
部品コストの増大と、実装される基板の大型化といった
問題を有していた。
本発明はかかる問題を除去するもので、その目的は、外
付回路を付加することなく使用者が自由に内蔵メモリー
のアドレス空間を決定することが出来る半導体集積装置
を提供することにある。この発明により部品コストの増
大や実装基板の大型化をも避けることが出来る。
付回路を付加することなく使用者が自由に内蔵メモリー
のアドレス空間を決定することが出来る半導体集積装置
を提供することにある。この発明により部品コストの増
大や実装基板の大型化をも避けることが出来る。
本発明の半導体集積装置では、メモリーを内蔵し、かつ
外付メモリー付加可能で、該内部メモリーのアドレス空
間が、内蔵されたレジスターの値により設定されること
を特徴とする。
外付メモリー付加可能で、該内部メモリーのアドレス空
間が、内蔵されたレジスターの値により設定されること
を特徴とする。
第１図は本発明の実施例の回路ブロック図である。メモ
リー空間決定レジスター１０５には、外部より値がデー
ターライン１０１を通して書き込まれる。レジスター１
０５の出力１０２はアドレスデコーダー１０６の入力と
なり、一方アドレス１０４の特定ビットも前記アドレス
デコーダー１０６の入力となる。こうして内蔵メモリー
１０７のセレクト信号１０３はアドレス１０４の情報と
、メモリー空間決定レジスター１０５の情報とを合わせ
持った信号となり、内蔵メモリー１０７のメモリー空間
を決定する信号となる。
リー空間決定レジスター１０５には、外部より値がデー
ターライン１０１を通して書き込まれる。レジスター１
０５の出力１０２はアドレスデコーダー１０６の入力と
なり、一方アドレス１０４の特定ビットも前記アドレス
デコーダー１０６の入力となる。こうして内蔵メモリー
１０７のセレクト信号１０３はアドレス１０４の情報と
、メモリー空間決定レジスター１０５の情報とを合わせ
持った信号となり、内蔵メモリー１０７のメモリー空間
を決定する信号となる。
第２図は第１図で示した本発明をより詳細に説明した図
である。内蔵メモリー２０７はアドレス入力２０９とエ
クスクル−シブオア２０６の出力が接続された、セレク
ト入力２０３を有する。ここでセレクト入力２０３の状
態が“１”の時、内蔵メモリー２０７は動作するものと
する。
である。内蔵メモリー２０７はアドレス入力２０９とエ
クスクル−シブオア２０６の出力が接続された、セレク
ト入力２０３を有する。ここでセレクト入力２０３の状
態が“１”の時、内蔵メモリー２０７は動作するものと
する。
今メモリー空間決定レジスター２０５に“１”のデータ
ーが書き込まれたとする。またエクスクル−シブオア２
０６の一方の入力には８ビツトアドレス２０４の最上位
ビットが入力されているものとする。この場合、アドレ
ス２０４の最上位ビットが１”の時、エクスクル−シブ
オア２０６の出力は“０“となり、内部メモリー２０７
は非選択状態である。逆にアドレス２０４の最上位ビッ
トか“０”の時はエクスクル−シブオア２０６の出力は
１“となり内部メモリーは選択状態となる。従って第３
図に示す様に、内部メモリーのアドレス空間は、１６進
表示で“００”から“３Ｆ°、外付用メモリーのアドレ
ス空間は“４０”から“ＦＦ”ということになる。逆に
メモリー空間決定レジスター２０５に“０”のデーター
が書き込まれると、上記とは全く逆の状態となり、内部
メモリー空間は“４０′から“ＦＦ”となり、外付用メ
モリーのアドレス空間は“００１から“３Ｆ”というこ
とになる。本実施例では、メモリー空間決定用のレジス
ターは１ビツトであったため、全メモリー空間を半分に
分断する作用しか行なわなかったが、多ピント化すれば
、より細かな分割アドレスを設定することが出来るし、
また、多ビットのレジスターを複数値持たせることによ
り、より詳細にメモリーアドレス空間を分割することが
出来る。
ーが書き込まれたとする。またエクスクル−シブオア２
０６の一方の入力には８ビツトアドレス２０４の最上位
ビットが入力されているものとする。この場合、アドレ
ス２０４の最上位ビットが１”の時、エクスクル−シブ
オア２０６の出力は“０“となり、内部メモリー２０７
は非選択状態である。逆にアドレス２０４の最上位ビッ
トか“０”の時はエクスクル−シブオア２０６の出力は
１“となり内部メモリーは選択状態となる。従って第３
図に示す様に、内部メモリーのアドレス空間は、１６進
表示で“００”から“３Ｆ°、外付用メモリーのアドレ
ス空間は“４０”から“ＦＦ”ということになる。逆に
メモリー空間決定レジスター２０５に“０”のデーター
が書き込まれると、上記とは全く逆の状態となり、内部
メモリー空間は“４０′から“ＦＦ”となり、外付用メ
モリーのアドレス空間は“００１から“３Ｆ”というこ
とになる。本実施例では、メモリー空間決定用のレジス
ターは１ビツトであったため、全メモリー空間を半分に
分断する作用しか行なわなかったが、多ピント化すれば
、より細かな分割アドレスを設定することが出来るし、
また、多ビットのレジスターを複数値持たせることによ
り、より詳細にメモリーアドレス空間を分割することが
出来る。
以上述べたように、本発明によれば内部メモリーのアド
レス空間をアドレス空間設定レジスターの内容により設
定することが出来る。そしてそのレジスターの内容は、
使用者が書き込むため結局使用者が自在に内部メモリー
のアドレス空間を設定することが出来る。外付回路が不
要のため、外付回路に要する部品コストの低減と、実装
基板を大きくする必要もなくなるため、装置の小型、薄
型化に貢献することが出来る。
レス空間をアドレス空間設定レジスターの内容により設
定することが出来る。そしてそのレジスターの内容は、
使用者が書き込むため結局使用者が自在に内部メモリー
のアドレス空間を設定することが出来る。外付回路が不
要のため、外付回路に要する部品コストの低減と、実装
基板を大きくする必要もなくなるため、装置の小型、薄
型化に貢献することが出来る。
第１図は本発明の一実施例のブロック図。
第２図は第１図に示した実施例をより詳細に表わした図
。 第３図（ａ）（ｂ）は第２図に示した実施例によるアド
レス空間を示した図。 １０１．２０１・・レジスタ設定データー１０２．２０
２・・レジスタ出力信号 １０３．２０３・・メモリー選択信号 １０４．２０４・・アドレスバス １０５．２０５・・メモリー空間決定レジスター１０６
・・・・・・アドレスデコーダー２０６・・・・・・エ
クスクル−シブオア１０７．２０７・・内部メモリー ２０８・・・・・・レジスター書込み信号２０９・・・
・・・メモリーアドレス入力３０１．３０４・・外付メ
モリー空間 ３０２．３０３・・内部メモリー空間 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）算 ２ 口 （Ｑ、） （ｂ）箋 ３ 図
。 第３図（ａ）（ｂ）は第２図に示した実施例によるアド
レス空間を示した図。 １０１．２０１・・レジスタ設定データー１０２．２０
２・・レジスタ出力信号 １０３．２０３・・メモリー選択信号 １０４．２０４・・アドレスバス １０５．２０５・・メモリー空間決定レジスター１０６
・・・・・・アドレスデコーダー２０６・・・・・・エ
クスクル−シブオア１０７．２０７・・内部メモリー ２０８・・・・・・レジスター書込み信号２０９・・・
・・・メモリーアドレス入力３０１．３０４・・外付メ
モリー空間 ３０２．３０３・・内部メモリー空間 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）算 ２ 口 （Ｑ、） （ｂ）箋 ３ 図
Claims (1)
- メモリーを内蔵し、かつ外付メモリー付加可能で、該内
部メモリーのアドレス空間が内蔵されたレジスターの値
により設定されることを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29598490A JPH04169946A (ja) | 1990-11-01 | 1990-11-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29598490A JPH04169946A (ja) | 1990-11-01 | 1990-11-01 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169946A true JPH04169946A (ja) | 1992-06-17 |
Family
ID=17827634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29598490A Pending JPH04169946A (ja) | 1990-11-01 | 1990-11-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169946A (ja) |
-
1990
- 1990-11-01 JP JP29598490A patent/JPH04169946A/ja active Pending
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