JPH04172700A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH04172700A JPH04172700A JP2300078A JP30007890A JPH04172700A JP H04172700 A JPH04172700 A JP H04172700A JP 2300078 A JP2300078 A JP 2300078A JP 30007890 A JP30007890 A JP 30007890A JP H04172700 A JPH04172700 A JP H04172700A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- hold
- sample
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサンプルホールド回路に関する。
従来のＩＣ化されたサンプルホールド回路は第３図に示
すような構成になっている。サンプルホールド回路入力
端子Ｔ１からトランジスタＱ３１のベースに印加された
信号は、トランジスタＱ３１と電流源ｋによって構成さ
れる。エミッタフォロワを介して、抵抗Ｒ３１、トラン
ジスタＱ３２゜Ｑ３３．Ｑ３４、電流源Ｉ３２によって
構成されるサンプルホールドスイッチ回路に与えられる
。
すような構成になっている。サンプルホールド回路入力
端子Ｔ１からトランジスタＱ３１のベースに印加された
信号は、トランジスタＱ３１と電流源ｋによって構成さ
れる。エミッタフォロワを介して、抵抗Ｒ３１、トラン
ジスタＱ３２゜Ｑ３３．Ｑ３４、電流源Ｉ３２によって
構成されるサンプルホールドスイッチ回路に与えられる
。
サンプリング時には、端子Ｔ３□をロウレベル、端子Ｔ
３□をハイレベルとし、トランジスタＱ３２をオンさせ
、ホールド時には端子Ｔｅｌをハイレベル、端子Ｔ８□
をロウレベルとしてトランジスタＱ３２をカットオフさ
せている。サンプリング電圧はホールド用コンデンサＣ
によって保持される。
３□をハイレベルとし、トランジスタＱ３２をオンさせ
、ホールド時には端子Ｔｅｌをハイレベル、端子Ｔ８□
をロウレベルとしてトランジスタＱ３２をカットオフさ
せている。サンプリング電圧はホールド用コンデンサＣ
によって保持される。
トランジスタＱ１２．Ｑ１３．Ｑ１４．Ｑ１５ト１ｉＫ
ｆ、源Ｉ、、Ｌ、Ｌによってレベルシフト回路を構成し
ており、電流源工、の電流値を電流源工、の半分に選ぶ
ことにより、ホールド用コンデンサＣに印加された電圧
が端子Ｔ２に現れる。トランジスタＱ９．ＱＩ Ｏ，Ｑ
ｌ １はトランジスタＱ１２のベース電流を補正する回
路でトランジスタＱ１２のベース電流によるホールド用
コンデンサＣのチャージ電圧の変化を防いでいる。
ｆ、源Ｉ、、Ｌ、Ｌによってレベルシフト回路を構成し
ており、電流源工、の電流値を電流源工、の半分に選ぶ
ことにより、ホールド用コンデンサＣに印加された電圧
が端子Ｔ２に現れる。トランジスタＱ９．ＱＩ Ｏ，Ｑ
ｌ １はトランジスタＱ１２のベース電流を補正する回
路でトランジスタＱ１２のベース電流によるホールド用
コンデンサＣのチャージ電圧の変化を防いでいる。
上述した従来のサンプルホールド回路では、ホールド用
コンデンサＣの駆動にトランジスタＱ３２と電流源Ｉ３
□からなるエミッタフォロワを使用しているため、高速
動作させるためには常に大電流を電流源１３□に流して
おく必要がある。すなわち、ホールド時の入力電圧より
サンプル時の入力電圧が高い場合は、クランプ用コンデ
ンサＣへのチャージ電流は、トランジスタＱ３２のベー
ス、エミッタ間電圧の大きさに応じてチャージ電流が流
れるため、非常に高いドライブ能力を持つているが、ホ
ールド時の入力電圧よりサンプル時の入力電圧が高い場
合は、トランジスタＱ３２のベース、エミッタ間電圧が
少さくなりカットオフする方向になるためクランプ用コ
ンデンサＣからのディスチャージ電流は電流源工３□の
電流量によって決ってしまい、サンプルホールドの立ち
下がりの追従性を確保するために電流源工、□には常時
大電流を流しておく必要がある。このため高速性能を確
保するためには低消費電力化はできなかった。
コンデンサＣの駆動にトランジスタＱ３２と電流源Ｉ３
□からなるエミッタフォロワを使用しているため、高速
動作させるためには常に大電流を電流源１３□に流して
おく必要がある。すなわち、ホールド時の入力電圧より
サンプル時の入力電圧が高い場合は、クランプ用コンデ
ンサＣへのチャージ電流は、トランジスタＱ３２のベー
ス、エミッタ間電圧の大きさに応じてチャージ電流が流
れるため、非常に高いドライブ能力を持つているが、ホ
ールド時の入力電圧よりサンプル時の入力電圧が高い場
合は、トランジスタＱ３２のベース、エミッタ間電圧が
少さくなりカットオフする方向になるためクランプ用コ
ンデンサＣからのディスチャージ電流は電流源工３□の
電流量によって決ってしまい、サンプルホールドの立ち
下がりの追従性を確保するために電流源工、□には常時
大電流を流しておく必要がある。このため高速性能を確
保するためには低消費電力化はできなかった。
本発明の目的は、高速で低消費電力なサンプルホールド
回路を提供することにある。
回路を提供することにある。
本発明のサンプルホールド回路は、第１の電源と節点間
に接続されベースが負荷を介して前記第１の電源と接続
された一導電形トランジスタと、前記節点と第２の電源
間に接続されベースが入力端子と接続された逆導電形ト
ランジスタと、前記一導電形トランジスタのベースと前
記逆導電形トランジスタのベースとの間に設けられた電
圧降下手段と、前記節点と前記第２の電源間に設けられ
た容量と、前記節点に入力端が接続されその出力端が圧
力端子に接続された電圧フォロワ回路と、前記電圧フォ
ロワ回路の出力端と前記一導電形トランジスタのベース
との間に設けられた第１のスイッチ手段と、前記電圧フ
ォロワ回路の出力端と前記逆導電形トランジスタのベー
スとの間に設けられた第２のスイッチ手段とを有するこ
とを特徴とする。
に接続されベースが負荷を介して前記第１の電源と接続
された一導電形トランジスタと、前記節点と第２の電源
間に接続されベースが入力端子と接続された逆導電形ト
ランジスタと、前記一導電形トランジスタのベースと前
記逆導電形トランジスタのベースとの間に設けられた電
圧降下手段と、前記節点と前記第２の電源間に設けられ
た容量と、前記節点に入力端が接続されその出力端が圧
力端子に接続された電圧フォロワ回路と、前記電圧フォ
ロワ回路の出力端と前記一導電形トランジスタのベース
との間に設けられた第１のスイッチ手段と、前記電圧フ
ォロワ回路の出力端と前記逆導電形トランジスタのベー
スとの間に設けられた第２のスイッチ手段とを有するこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明のサンプルホールド回路の一実施例を示
す回路図である。サンプルホールド回路入力端子Ｔ、か
ら入力される入力信号は、トランジスタＱ６、抵抗Ｒ１
，Ｒ２、ダイオードＤＩ、Ｄ２によって構成されるエミ
ッタ接地アンプの入力であるトランジスタ６のベースに
印加される。トランジスタＱ７とトランジスタＱ８によ
ってプッシュプル出力回路を構成し、出力点はホールド
用コンデンサＣに接続されている。ホールド用コンデン
サＣの電圧をハイインピーダンスで受けるため、トラン
ジスタＱｌ ２．Ｑｌ ３．Ｑｌ ４．Ｑｌ ５による
レベルシフト回路を使用している。
す回路図である。サンプルホールド回路入力端子Ｔ、か
ら入力される入力信号は、トランジスタＱ６、抵抗Ｒ１
，Ｒ２、ダイオードＤＩ、Ｄ２によって構成されるエミ
ッタ接地アンプの入力であるトランジスタ６のベースに
印加される。トランジスタＱ７とトランジスタＱ８によ
ってプッシュプル出力回路を構成し、出力点はホールド
用コンデンサＣに接続されている。ホールド用コンデン
サＣの電圧をハイインピーダンスで受けるため、トラン
ジスタＱｌ ２．Ｑｌ ３．Ｑｌ ４．Ｑｌ ５による
レベルシフト回路を使用している。
ここで、電流源■、の電流値を電流源■、の半分の値に
設定することにより、トランジスタＱ１２のベース電圧
と等しい電圧が端子Ｔ２に現れる。
設定することにより、トランジスタＱ１２のベース電圧
と等しい電圧が端子Ｔ２に現れる。
トランジスタＱ９．Ｑｌ Ｏ，Ｑｌ １は、トランジス
タＱ１２のベース電流補正回路である。
タＱ１２のベース電流補正回路である。
レベルシフト回路中のトランジスタＱ１３のベースには
、トランジスタＱ１のベースが共通に接続されており、
トランジスタＱ１と電流源工、によってエミッタフォロ
ワが構成され、ホールド用コンデンサＣに発生した電圧
と等しい電圧がトランジスタＱ１のエミッタに導かれる
。
、トランジスタＱ１のベースが共通に接続されており、
トランジスタＱ１と電流源工、によってエミッタフォロ
ワが構成され、ホールド用コンデンサＣに発生した電圧
と等しい電圧がトランジスタＱ１のエミッタに導かれる
。
トランジスタＱ２とＱ３、トランジスタＱ４とＱ５はそ
れぞれ逆極性に接続され、アナログスイッチを構成して
おり、電流源１１２及びＩ＋３をオンすることによりト
ランジスタＱ２とトランジスタＱ４が導通する。逆に電
流源１１２及びＩ１３をオフすると、トランジスタＱ２
とトランジスタＱ４は各々カットオフする。
れぞれ逆極性に接続され、アナログスイッチを構成して
おり、電流源１１２及びＩ＋３をオンすることによりト
ランジスタＱ２とトランジスタＱ４が導通する。逆に電
流源１１２及びＩ１３をオフすると、トランジスタＱ２
とトランジスタＱ４は各々カットオフする。
サンプリング時は、電流源工、及び工、をオフにして、
トランジスタＱ７．Ｑ８の共通エミッタを圧力とするブ
ッンユプル回路を動作させる。
トランジスタＱ７．Ｑ８の共通エミッタを圧力とするブ
ッンユプル回路を動作させる。
ホールド時は、電流源１１２及びＩＮをオンさせて、ト
ランジスタＱ７とトランジスタＱ８のベースをホールド
用コンデンサの出力電圧が現れるトランジスタＱｌのエ
ミッタと等測的にンヨートし、トランジスタＱ７とトラ
ンジスタＱ８のベース、エミッタ間電圧をＯＶにして、
トランジスタＱ７とトランジスタＱ８からなるプッシュ
プル出力回路をオフさせる。
ランジスタＱ７とトランジスタＱ８のベースをホールド
用コンデンサの出力電圧が現れるトランジスタＱｌのエ
ミッタと等測的にンヨートし、トランジスタＱ７とトラ
ンジスタＱ８のベース、エミッタ間電圧をＯＶにして、
トランジスタＱ７とトランジスタＱ８からなるプッシュ
プル出力回路をオフさせる。
ホールド時には、トランジスタＱ６のコレクタに入力信
号に応じたコレクタ電流が流れているが、その信号電流
成分はトランジスタＱ４とトランジスタＱ５からなるア
ナログスイッチがオンしているので、低インピーダンス
のトランジスタＱ１に流れる。よって、ホールド時は、
入力信号によらずサンプルホールド出力の端子Ｔ２にボ
ールド電圧が現九る。
号に応じたコレクタ電流が流れているが、その信号電流
成分はトランジスタＱ４とトランジスタＱ５からなるア
ナログスイッチがオンしているので、低インピーダンス
のトランジスタＱ１に流れる。よって、ホールド時は、
入力信号によらずサンプルホールド出力の端子Ｔ２にボ
ールド電圧が現九る。
この回路の特徴として、第１に、ホールド用コンデンサ
Ｃに電圧を与える出力回路にトランジスタＱ７．Ｑ８か
らなるプッシュプル回路を採用したので、従来例にあっ
たようなサンプリング時立ち上がりと立ち下がりで応答
特性が異なるというような問題は起こらず、高速性能が
確保てきる。
Ｃに電圧を与える出力回路にトランジスタＱ７．Ｑ８か
らなるプッシュプル回路を採用したので、従来例にあっ
たようなサンプリング時立ち上がりと立ち下がりで応答
特性が異なるというような問題は起こらず、高速性能が
確保てきる。
第２に、プッシュプル出力回路を使用することができる
ので、トランジスタＱ７．Ｑ８からなる出力回路には大
電流を常時流しておく必要がなくなり、低消費電力化と
高速性能が実現できる。更に、トランジスタＱ６のベー
スを入力とするエミッタ接地アンプのバイアス電流もエ
ミッタ接地アンプの周波数特性が必要なだけとれるよう
に設定しておけば良いので、低消費電力化が可能である
。また、エミッタ接地アンプ形式を採用すれば、抵抗Ｒ
１と抵抗Ｒ２の比を変えることにより自由にサンプルホ
ールド回路の利得を設定することができる。
ので、トランジスタＱ７．Ｑ８からなる出力回路には大
電流を常時流しておく必要がなくなり、低消費電力化と
高速性能が実現できる。更に、トランジスタＱ６のベー
スを入力とするエミッタ接地アンプのバイアス電流もエ
ミッタ接地アンプの周波数特性が必要なだけとれるよう
に設定しておけば良いので、低消費電力化が可能である
。また、エミッタ接地アンプ形式を採用すれば、抵抗Ｒ
１と抵抗Ｒ２の比を変えることにより自由にサンプルホ
ールド回路の利得を設定することができる。
第２図は、本発明の第２の実施例を示す回路図である。
第１図の回路と同じ素子には同じ番号を付しである。第
１図の回路に示した第１の実施例ではトランジスタＱ７
とトランジスタＱ８のベース電圧をトランジスタＱ１の
エミッタ電圧と同じにするため、トランジスタＱ２とＱ
４、トランジスタＱ４とＱ５からなるアナログスイッチ
のオン・オフスピードがあまり早くないが、第２図に示
す回路は、十分な高速使用が可能な回路である。
１図の回路に示した第１の実施例ではトランジスタＱ７
とトランジスタＱ８のベース電圧をトランジスタＱ１の
エミッタ電圧と同じにするため、トランジスタＱ２とＱ
４、トランジスタＱ４とＱ５からなるアナログスイッチ
のオン・オフスピードがあまり早くないが、第２図に示
す回路は、十分な高速使用が可能な回路である。
端子Ｔ２１にはサンプリング時にロウレベル、ホールド
時にハイレベルの信号を、端子Ｔ２２には端子Ｔ２１と
逆にサンプリング時にハイレベル、ホールド時にロウレ
ベルの信号を与える。端子Ｔ２１． Ｔ’ａｚに印加さ
れたサンプルホールド切り替え信号は、トランジスタＱ
２１．Ｑ２２からなる差動アンプに入力される。電流源
Ｉ２１．工２□のそれぞれの電流値は電流源Ｉ２３の電
流値の約半分に設定する。
時にハイレベルの信号を、端子Ｔ２２には端子Ｔ２１と
逆にサンプリング時にハイレベル、ホールド時にロウレ
ベルの信号を与える。端子Ｔ２１． Ｔ’ａｚに印加さ
れたサンプルホールド切り替え信号は、トランジスタＱ
２１．Ｑ２２からなる差動アンプに入力される。電流源
Ｉ２１．工２□のそれぞれの電流値は電流源Ｉ２３の電
流値の約半分に設定する。
サンプリング時は、トランジスタＱ２２がオンし、ダイ
オードＤ２２とダイオードＤ２３がオンしてトランジス
タＱ２３とＱ２４のベース、エミッタ間電圧はＯＶにな
るため、トランジスタＱ２３．Ｑ２４はオフしてトラン
ジスタＱ６のベースを入力とするエミッタ接地アンプと
トランジスタＱ７．Ｑ８からなるプッシュプル圧力回路
は動作する。
オードＤ２２とダイオードＤ２３がオンしてトランジス
タＱ２３とＱ２４のベース、エミッタ間電圧はＯＶにな
るため、トランジスタＱ２３．Ｑ２４はオフしてトラン
ジスタＱ６のベースを入力とするエミッタ接地アンプと
トランジスタＱ７．Ｑ８からなるプッシュプル圧力回路
は動作する。
逆にホールド時は、トランジスタＱ２１、ダイオードＤ
２１．Ｄ２４がオンするので、トランジスタＱ２３．Ｑ
２４もオンして、トランジスタＱ７とＱ８のベース電圧
がホールド用コンデンサＣの出力電圧になりトランジス
タＱ７．Ｑ８からなるプッシュプル出力回路をオフして
圧力電圧をホールドする。
２１．Ｄ２４がオンするので、トランジスタＱ２３．Ｑ
２４もオンして、トランジスタＱ７とＱ８のベース電圧
がホールド用コンデンサＣの出力電圧になりトランジス
タＱ７．Ｑ８からなるプッシュプル出力回路をオフして
圧力電圧をホールドする。
この第２の実施例ではサンプルホールド切り替えに差動
７ンプとトランジスタＱ２３とＱ２４のエミッタフォロ
ワを使用したので、第１の実施例に比べて高速動作が可
能である。
７ンプとトランジスタＱ２３とＱ２４のエミッタフォロ
ワを使用したので、第１の実施例に比べて高速動作が可
能である。
以上説明したように本発明は、プッシュプル出力回路を
構成するＮＰＮ）ランジスタとＰＮＰ）う７ ’； ス
タのベース電圧をホールド時にサンプルホールド出力電
圧に設定し、プッシュプル出力回路をオフする手段を採
用することにより、サンプルホールド回路のホールド用
コンデンサの駆動回路にプッシュプル出力回路を使用す
ることが可能となり、高速で低消費電力なサンプルホー
ルド回路を実現できる。
構成するＮＰＮ）ランジスタとＰＮＰ）う７ ’； ス
タのベース電圧をホールド時にサンプルホールド出力電
圧に設定し、プッシュプル出力回路をオフする手段を採
用することにより、サンプルホールド回路のホールド用
コンデンサの駆動回路にプッシュプル出力回路を使用す
ることが可能となり、高速で低消費電力なサンプルホー
ルド回路を実現できる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 ｖｌ・・・・・サンプルホールド入力信号源、ＶＢ・・
・・・・サンプルホールド入力信号バイアス電圧、Ｔ１
・・・・・・サンプルホールド回路入力端子、Ｔ２・・
・・・・サンプルホールド出力端子、Ｔ ２１ Ｔ Ｔ
２２ ｒ Ｔ ３１１Ｔ３２・・・・・・サンプリン
グ、ホールド切り替え信号入力端子、Ｃ・・・・・・ホ
ールド用コンデンサ。 代理人 弁理士 内 原 音
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 ｖｌ・・・・・サンプルホールド入力信号源、ＶＢ・・
・・・・サンプルホールド入力信号バイアス電圧、Ｔ１
・・・・・・サンプルホールド回路入力端子、Ｔ２・・
・・・・サンプルホールド出力端子、Ｔ ２１ Ｔ Ｔ
２２ ｒ Ｔ ３１１Ｔ３２・・・・・・サンプリン
グ、ホールド切り替え信号入力端子、Ｃ・・・・・・ホ
ールド用コンデンサ。 代理人 弁理士 内 原 音
Claims (1)
- 第１の電源と節点間に接続されベースが負荷を介して前
記第１の電源と接続された一導電形トランジスタと、前
記節点と第２の電源間に接続されベースが入力端子と接
続された逆導電形トランジスタと、前記一導電形トラン
ジスタのベースと前記逆導電形トランジスタのベースと
の間に設けられた電圧降下手段と、前記節点と前記第２
の電源間に設けられた容量と、前記節点に入力端が接続
されその出力端が出力端子に接続された電圧フォロワ回
路と、前記電圧フォロワ回路の出力端と前記一導電形ト
ランジスタのベースとの間に設けられた第１のスイッチ
手段と、前記電圧フォロワ回路の出力端と前記逆導電形
トランジスタのベースとの間に設けられた第２のスイッ
チ手段とを有することを特徴とするサンプルホールド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300078A JP2541010B2 (ja) | 1990-11-06 | 1990-11-06 | サンプルホ―ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300078A JP2541010B2 (ja) | 1990-11-06 | 1990-11-06 | サンプルホ―ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172700A true JPH04172700A (ja) | 1992-06-19 |
| JP2541010B2 JP2541010B2 (ja) | 1996-10-09 |
Family
ID=17880442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300078A Expired - Lifetime JP2541010B2 (ja) | 1990-11-06 | 1990-11-06 | サンプルホ―ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222966A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | サンプル・ホールド回路 |
-
1990
- 1990-11-06 JP JP2300078A patent/JP2541010B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222966A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | サンプル・ホールド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541010B2 (ja) | 1996-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3848139A (en) | High-gain comparator circuit | |
| JPH08102628A (ja) | 差動増幅回路 | |
| JPH0554689A (ja) | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 | |
| KR950001920B1 (ko) | 히스테리시스 컴퍼레이터 | |
| US5844433A (en) | Sample/hold circuit with current mirror circuits | |
| JP2008544714A (ja) | 低電圧ｖｃｃを供給される差動トランジスタ対電流スイッチ | |
| US5115187A (en) | Wide dynamic range current source circuit | |
| EP0097902B1 (en) | Sampling circuit | |
| JPS6129213A (ja) | 半導体回路 | |
| JPH0748313B2 (ja) | 広帯域サンプル／ホールド回路 | |
| JP2541010B2 (ja) | サンプルホ―ルド回路 | |
| US6265909B1 (en) | Three-valued switching circuit | |
| JP3063657B2 (ja) | サンプルホールド回路 | |
| US4825178A (en) | Oscillator with noise rejection and square wave output | |
| JP2961909B2 (ja) | バッファアンプ | |
| JPH0964663A (ja) | 高ダイナミックレンジＧｍアンプ | |
| KR950008531Y1 (ko) | 아날로그 신호의 선택 스위칭회로 | |
| JP2706813B2 (ja) | トラックホールドアンプ | |
| JP3073619B2 (ja) | サンプルホールド回路 | |
| JPH0363997A (ja) | スイッチング回路 | |
| JPH03219498A (ja) | サンプルホールド回路 | |
| JP2003037455A (ja) | 出力ディスエーブル機能付きオペアンプ | |
| JPH0584599B2 (ja) | ||
| JPH04287103A (ja) | 電流源回路 | |
| JPS61126694A (ja) | サンプルホ−ルド回路用スイツチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070725 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 15 |