JPH04172814A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH04172814A JPH04172814A JP30208390A JP30208390A JPH04172814A JP H04172814 A JPH04172814 A JP H04172814A JP 30208390 A JP30208390 A JP 30208390A JP 30208390 A JP30208390 A JP 30208390A JP H04172814 A JPH04172814 A JP H04172814A
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- 238000001514 detection method Methods 0.000 title abstract description 11
- 230000000630 rising effect Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロック断検出回路に関する。
従来、この種のクロック断検出回路は、第２図に示すよ
うに構成されていた 第２図は従来の一例を示す回路図である。同図において
符号１はクロック入力端子、符号３は出力端子、符号１
１はダイオード、符号１２はコンデンサ、符号１３は抵
抗器、符号１４はインバータであり、クロック入力端子
１はダイオード１１のアノード端子に接続されダイオー
ド１１のカソード端子はコンデンサ１２と抵抗器１３と
、インバータ１４の入力端子に接続される。コンデンサ
１２と抵抗器１３の他方の端子は地気１５に接続され、
インバータ１４の出力は出力端子３に接続される。
うに構成されていた 第２図は従来の一例を示す回路図である。同図において
符号１はクロック入力端子、符号３は出力端子、符号１
１はダイオード、符号１２はコンデンサ、符号１３は抵
抗器、符号１４はインバータであり、クロック入力端子
１はダイオード１１のアノード端子に接続されダイオー
ド１１のカソード端子はコンデンサ１２と抵抗器１３と
、インバータ１４の入力端子に接続される。コンデンサ
１２と抵抗器１３の他方の端子は地気１５に接続され、
インバータ１４の出力は出力端子３に接続される。
入力端子１にクロック入力がある場合、コンデンサ１０
には充電電流が流れ、インバータ１４の入力は高レベル
になり、出力端子３にも高レベルが出力される。入力端
子１が低レベルになった場合、コンデンサ１２は放電し
、インバータ１４の入力は低レベルになり、出力端子３
にも低レベルが出力される。すなわち、コンデンサ］−
２の放電時間の一定時間幅以上のパルス間隔がクロック
断として出力端子で確認される。
には充電電流が流れ、インバータ１４の入力は高レベル
になり、出力端子３にも高レベルが出力される。入力端
子１が低レベルになった場合、コンデンサ１２は放電し
、インバータ１４の入力は低レベルになり、出力端子３
にも低レベルが出力される。すなわち、コンデンサ］−
２の放電時間の一定時間幅以上のパルス間隔がクロック
断として出力端子で確認される。
上述した従来のクロック断検出回路は、ＣＲフィルタを
用いる構成となっているので、コンデンサおよび抵抗器
が大形なためＩＣ（集積回路）化に不向きであり、更に
クロック入力断かＬレベル固定の場合しか検出できない
という問題点があった。
用いる構成となっているので、コンデンサおよび抵抗器
が大形なためＩＣ（集積回路）化に不向きであり、更に
クロック入力断かＬレベル固定の場合しか検出できない
という問題点があった。
本発明の目的は、上記問題点を解決したクロック断検出
回路を提供することにある。
回路を提供することにある。
本発明のクロック断検出回路は、第１のクロックパルス
を入力して１／２周期に変換出力する分周期と、この分
周期の出力をデータ入力とし第２のクロックパルスをク
ロック入力として接続する第１のフロップフロップ回路
と、この第１のフロップフロップ回路の逆相出力をデー
タ入力とし第２のクロックパルスをクロック入力として
接続する第２のフリップフロップ回路と、前記第１およ
び第２のフリップフロップ回路それぞれの出力を入力し
、第２のクロックパルスの立ち上り時点て比較して判定
を出力する比較器とを有する。
を入力して１／２周期に変換出力する分周期と、この分
周期の出力をデータ入力とし第２のクロックパルスをク
ロック入力として接続する第１のフロップフロップ回路
と、この第１のフロップフロップ回路の逆相出力をデー
タ入力とし第２のクロックパルスをクロック入力として
接続する第２のフリップフロップ回路と、前記第１およ
び第２のフリップフロップ回路それぞれの出力を入力し
、第２のクロックパルスの立ち上り時点て比較して判定
を出力する比較器とを有する。
次に本発明について第１図を参照して説明する。
第１図は本発明の一実施例を示す回路図である。第１図
に示すように、本クロック断検出回路は分周期４、フリ
ップフロップ回路（Ｆ／Ｆ）５．６および比較器７で構
成される。
に示すように、本クロック断検出回路は分周期４、フリ
ップフロップ回路（Ｆ／Ｆ）５．６および比較器７で構
成される。
図示されるクロック断検出回路は、分周期４の入力を第
１のクロック入力端子である入力端子１に接続し、出力
を第１のＦ／Ｆ回路であるＦ／Ｆ回路５のデータ入力端
子に接続し、Ｆ／Ｆ回路５の逆相出力を第２のＦ／Ｆ回
路であるＦ／Ｆ回路６のデータ入力端子に接続し、Ｆ／
Ｆ回＃！５の正相出力とＦ／Ｆ回路６の正相出力とを比
較器７の入力端子に接続する。更に、クロック断検出回
路は比較器７の出力を出力端子３に接続し、Ｆ／Ｆ回路
５，６と比較器７のクロック入力端子を第２のクロック
入力端子である入力端子に接続する。
１のクロック入力端子である入力端子１に接続し、出力
を第１のＦ／Ｆ回路であるＦ／Ｆ回路５のデータ入力端
子に接続し、Ｆ／Ｆ回路５の逆相出力を第２のＦ／Ｆ回
路であるＦ／Ｆ回路６のデータ入力端子に接続し、Ｆ／
Ｆ回＃！５の正相出力とＦ／Ｆ回路６の正相出力とを比
較器７の入力端子に接続する。更に、クロック断検出回
路は比較器７の出力を出力端子３に接続し、Ｆ／Ｆ回路
５，６と比較器７のクロック入力端子を第２のクロック
入力端子である入力端子に接続する。
入力端子１に入力されたクロックパルスは分周器４によ
り入力端子２に入力されるクロックパルスの１／２の周
波数に分周される。この分周されたクロックパルスはＦ
／Ｆ回路５に入力され、入力端子２に入力されるクロッ
クパルスにより形成された正相、逆相の信号の内、逆相
の信号はＦ／Ｆ回路６に入力され、入力端子２に入力さ
れるクロックパルスの１クロック分遅れた信号がＦ／Ｆ
回路６の正相出力から出力される。Ｆ／Ｆ回路６の出力
は、入力端子２に入力されるクロックパルスの１／２の
周波数である為、Ｆ／Ｆ回路６の正相出力は、Ｆ／Ｆ回
路５の逆相出力をＦ／Ｆ回路５の出力の半周期分遅らせ
た信号になる。従って、Ｆ／Ｆ回路５の正相出力とＰ／
Ｆ回路６の正相出力とは常に一致するなめ、この２つの
信号を比較器７に入力し、入力端子２のクロックパルス
の立ち上がり時点で判定することにより、比較器７の出
力は高レベルになる。
り入力端子２に入力されるクロックパルスの１／２の周
波数に分周される。この分周されたクロックパルスはＦ
／Ｆ回路５に入力され、入力端子２に入力されるクロッ
クパルスにより形成された正相、逆相の信号の内、逆相
の信号はＦ／Ｆ回路６に入力され、入力端子２に入力さ
れるクロックパルスの１クロック分遅れた信号がＦ／Ｆ
回路６の正相出力から出力される。Ｆ／Ｆ回路６の出力
は、入力端子２に入力されるクロックパルスの１／２の
周波数である為、Ｆ／Ｆ回路６の正相出力は、Ｆ／Ｆ回
路５の逆相出力をＦ／Ｆ回路５の出力の半周期分遅らせ
た信号になる。従って、Ｆ／Ｆ回路５の正相出力とＰ／
Ｆ回路６の正相出力とは常に一致するなめ、この２つの
信号を比較器７に入力し、入力端子２のクロックパルス
の立ち上がり時点で判定することにより、比較器７の出
力は高レベルになる。
入力端子１からの入力が断状態となり、高・低どちらか
のレベルになった場合、Ｆ／Ｆ回路５とＦ／Ｆ回路６の
正相出力は同しレベルになることはない。従って比較器
７の出力は低レベルになる。
のレベルになった場合、Ｆ／Ｆ回路５とＦ／Ｆ回路６の
正相出力は同しレベルになることはない。従って比較器
７の出力は低レベルになる。
従って、第１のクロック入力端子１にクロックパルスが
入力されている場合は出力端子に高レベルが出力され、
クロックパルスが入力されていない場合は第１のクロッ
ク入力端子ｌが高・低どちらであっても出力端子に低レ
ベルを出力することができる。
入力されている場合は出力端子に高レベルが出力され、
クロックパルスが入力されていない場合は第１のクロッ
ク入力端子ｌが高・低どちらであっても出力端子に低レ
ベルを出力することができる。
以上説明したように本発明は、分周期の入力を第１のク
ロック入力端子に接続し、出力を第１のＦ／Ｆ回路の入
力に接続し、第１のＦ／Ｆ回路の逆相出力を第２のＦ／
Ｆ回路の入力に接続し、第１のＦ／Ｆ回路の正相出力と
第２のＦ／Ｆ回路の正相出力とを比較器の入力に接続し
、比較器の出力を出力端子に接続すると共に、第１．第
２のＦ／Ｆ回路と比較器のクロック入力端子を第２のク
ロック入力端子に接続することにより、第１のクロック
入力端子にクロックパルスが入力されている場合は出力
端子に高レベルが出力され、クロックパルスか入力され
ていない場合は、第１のクロック入力端子が高・低いず
れの場合でも出力端子に低レベルを出力する集積回路に
より回路を構成できる効果がある。
ロック入力端子に接続し、出力を第１のＦ／Ｆ回路の入
力に接続し、第１のＦ／Ｆ回路の逆相出力を第２のＦ／
Ｆ回路の入力に接続し、第１のＦ／Ｆ回路の正相出力と
第２のＦ／Ｆ回路の正相出力とを比較器の入力に接続し
、比較器の出力を出力端子に接続すると共に、第１．第
２のＦ／Ｆ回路と比較器のクロック入力端子を第２のク
ロック入力端子に接続することにより、第１のクロック
入力端子にクロックパルスが入力されている場合は出力
端子に高レベルが出力され、クロックパルスか入力され
ていない場合は、第１のクロック入力端子が高・低いず
れの場合でも出力端子に低レベルを出力する集積回路に
より回路を構成できる効果がある。
第１図は本発明のクロック断検出回路の一実施例を示す
ブロック図、第２図は従来の一例を示す回路図である。 １．２・・・入力端子、３・・・出力端子、４・・・分
周器、５，６・・・フリップフロップ（Ｆ／Ｆ）回路、
７・・・比較器。
ブロック図、第２図は従来の一例を示す回路図である。 １．２・・・入力端子、３・・・出力端子、４・・・分
周器、５，６・・・フリップフロップ（Ｆ／Ｆ）回路、
７・・・比較器。
Claims (1)
- 第１のクロックパルスを入力して１／２周期に変換出力
する分周期と、この分周期の出力をデータ入力とし第２
のクロックパルスをクロック入力として接続する第１の
フロップフロップ回路と、この第１のフロップフロップ
回路の逆相出力をデータ入力とし第２のクロックパルス
をクロック入力として接続する第２のフリップフロップ
回路と、前記第１および第２のフリップフロップ回路そ
れぞれの出力を入力し、第２のクロックパルスの立ち上
り時点で比較して判定を出力する比較器とを有すること
を特徴とするクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208390A JPH04172814A (ja) | 1990-11-07 | 1990-11-07 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208390A JPH04172814A (ja) | 1990-11-07 | 1990-11-07 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172814A true JPH04172814A (ja) | 1992-06-19 |
Family
ID=17904719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30208390A Pending JPH04172814A (ja) | 1990-11-07 | 1990-11-07 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172814A (ja) |
-
1990
- 1990-11-07 JP JP30208390A patent/JPH04172814A/ja active Pending
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