JPS6027231A - 超電導分周器 - Google Patents
超電導分周器Info
- Publication number
- JPS6027231A JPS6027231A JP13513283A JP13513283A JPS6027231A JP S6027231 A JPS6027231 A JP S6027231A JP 13513283 A JP13513283 A JP 13513283A JP 13513283 A JP13513283 A JP 13513283A JP S6027231 A JPS6027231 A JP S6027231A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- frequency divider
- power supply
- driving
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000000295 complement effect Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000013016 damping Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、超電導素子、特にジョセフソン素子を用い
た超電導分周器に関する。
た超電導分周器に関する。
交流駆動ジョセフソン論理回路を使用し、その駆動交流
電源の周波数を分周する分周回路に関しては、Ｈ，Ｃ，
Ｊｏｎｅｓ 、 ” ５ｅｌｆ −Ａｃｔｉｖａｔｉｎ
ｇＴ ｏｇｇｌ ｅ”、 ＩＢＭ Ｔｅｃｈｎｉｃａｌ
］）ｉｓｃｌｏｓｕｒｅ１３ｕｌｌｅｔｉｎ、 ’Ｖ
ｏ１．２３．Ａ９． Ｆｅｂ、１９８１．に１ビツト（
−Ｎ分周）のものが開示されているが、多ビットの分周
器については何らの記載もなく、未だ周知のものがない
。
電源の周波数を分周する分周回路に関しては、Ｈ，Ｃ，
Ｊｏｎｅｓ 、 ” ５ｅｌｆ −Ａｃｔｉｖａｔｉｎ
ｇＴ ｏｇｇｌ ｅ”、 ＩＢＭ Ｔｅｃｈｎｉｃａｌ
］）ｉｓｃｌｏｓｕｒｅ１３ｕｌｌｅｔｉｎ、 ’Ｖ
ｏ１．２３．Ａ９． Ｆｅｂ、１９８１．に１ビツト（
−Ｎ分周）のものが開示されているが、多ビットの分周
器については何らの記載もなく、未だ周知のものがない
。
この発明の目的は、交流駆動ジョセフソン論理回路を駆
動するための交流電源に同期して動作す要するにこの発
明は、交流駆動ジョセフソン論理回路と直流ラッチ回路
を組合せた主および従属フリップフロップを多数個結合
して多ビットの分周器を構成したものである。
動するための交流電源に同期して動作す要するにこの発
明は、交流駆動ジョセフソン論理回路と直流ラッチ回路
を組合せた主および従属フリップフロップを多数個結合
して多ビットの分周器を構成したものである。
以下、この発明を図面に基づいて説明する。第１図は、
この発明の基本となる１ビツトの分周器の構成を示す回
路図である。まず構成を説明する。
この発明の基本となる１ビツトの分周器の構成を示す回
路図である。まず構成を説明する。
交流駆動型ジョセフソン論理回路において、一つに引き
継ぐためのラッチ回路が必要であるが、該ラッチ回路は
、交流電源の遷移状態部分においてデータを保持するた
めの主スリップフロップと交流電源の定常状態部分にお
いてデータを保持するだめの従属フリップフロップから
なる。主フリップフロップとしては、直流駆動フリップ
フロップまたはジョセフソン磁気量子干渉計（Ｊｏｓｅ
ｐｈｓｏｎＩｎｔｅｒｆｅｒｏｍｅｔｅｒ 、以下、Ｊ
Ｉと略記する）とインダクタンスからなる超電導ループ
であるところのストレージループが用いられる。ここで
は上記直流駆動フリップフロップを使用したラッチ回路
を直流ラッチ回路と名付け、該回路全第１図に示す。該
図において１０１はＡＮＤゲート、１０２は直流駆動フ
リップフロップ、１０３は従属フリップフロップ（Ｓｅ
ｌ ｆ Ｑａｔｅ Ａｎｄ回路と呼ばれるので、以下、
ＳＧＡと略記する）、１０４はクロック（被分局）入力
、１０５はリセット入力（以下、Ｒ入力と記す）、１０
６はセット入力（以下、Ｓ入力と記す）、１０７は真値
出力（以下、Ｑと記す）、１０８は補値出力（以下、Ｑ
と記す）、１０９は上記ＳＧＡの真値出力（’ｌ’ｒｕ
ｅし・を下、Ｔ出力と記す）また１１０は同上の補値出
力（Ｃｏｍｐｌｅｍｅｎｔ 、以下、Ｃ出カド記す）ヲ
示し、該第１図中、１１１の黒点は抵抗を介して接示す
ような回路になる。なお、以下、各図とも同一または同
等の部位には同一の符号を付ける。該第２図において、
２００は電源母線、２０１は分流抵抗１７Ω、２０２は
負荷抵抗３Ω、２０３は負荷抵抗２．５Ω、２０４は３
接合、ＴＩ、２０５は２接合ＪＩ、２０６は電流注入型
ロジック素子（Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉａｌ
Ｉ、ｏｇｉｃ Ｅｌｅｍｅｎｔ。
継ぐためのラッチ回路が必要であるが、該ラッチ回路は
、交流電源の遷移状態部分においてデータを保持するた
めの主スリップフロップと交流電源の定常状態部分にお
いてデータを保持するだめの従属フリップフロップから
なる。主フリップフロップとしては、直流駆動フリップ
フロップまたはジョセフソン磁気量子干渉計（Ｊｏｓｅ
ｐｈｓｏｎＩｎｔｅｒｆｅｒｏｍｅｔｅｒ 、以下、Ｊ
Ｉと略記する）とインダクタンスからなる超電導ループ
であるところのストレージループが用いられる。ここで
は上記直流駆動フリップフロップを使用したラッチ回路
を直流ラッチ回路と名付け、該回路全第１図に示す。該
図において１０１はＡＮＤゲート、１０２は直流駆動フ
リップフロップ、１０３は従属フリップフロップ（Ｓｅ
ｌ ｆ Ｑａｔｅ Ａｎｄ回路と呼ばれるので、以下、
ＳＧＡと略記する）、１０４はクロック（被分局）入力
、１０５はリセット入力（以下、Ｒ入力と記す）、１０
６はセット入力（以下、Ｓ入力と記す）、１０７は真値
出力（以下、Ｑと記す）、１０８は補値出力（以下、Ｑ
と記す）、１０９は上記ＳＧＡの真値出力（’ｌ’ｒｕ
ｅし・を下、Ｔ出力と記す）また１１０は同上の補値出
力（Ｃｏｍｐｌｅｍｅｎｔ 、以下、Ｃ出カド記す）ヲ
示し、該第１図中、１１１の黒点は抵抗を介して接示す
ような回路になる。なお、以下、各図とも同一または同
等の部位には同一の符号を付ける。該第２図において、
２００は電源母線、２０１は分流抵抗１７Ω、２０２は
負荷抵抗３Ω、２０３は負荷抵抗２．５Ω、２０４は３
接合、ＴＩ、２０５は２接合ＪＩ、２０６は電流注入型
ロジック素子（Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉａｌ
Ｉ、ｏｇｉｃ Ｅｌｅｍｅｎｔ。
以下、ＣＩＬと略記す）を示す。つぎに上記３接合ＪＩ
の構成を示すと第３図のようになる。該第３図において
３０１は分流抵抗６Ω、３０２はダンピング抵抗２Ω、
３０３および３０４はインダクタンス（３０４は１．５
ｐＨ）であシ、該インダクタンス３０３および３０４は
磁気的に結合している。また３０５は電流密度１０００
Ａ／ｃｒｎ” 、 ５μｍ１１′のジョセフソン接合
、３０６はこれを２個並べたものである。つぎに上記２
接合ＪＩの構成を第４図に示す。該第４図において、４
０１および４０２はインダクタンス（４０２は０．８ｐ
Ｈ）であって、該インダクタンス４０１および４０２０
．８ｐＨのインダクタンス、５０３はダンピング抵抗２
Ω、５０４は上記ジョセフソン接合３０５と同一のジョ
セフソン接合、５０５は上記ジョセフノン接合５０４’
ｉ３個並べたものである。
の構成を示すと第３図のようになる。該第３図において
３０１は分流抵抗６Ω、３０２はダンピング抵抗２Ω、
３０３および３０４はインダクタンス（３０４は１．５
ｐＨ）であシ、該インダクタンス３０３および３０４は
磁気的に結合している。また３０５は電流密度１０００
Ａ／ｃｒｎ” 、 ５μｍ１１′のジョセフソン接合
、３０６はこれを２個並べたものである。つぎに上記２
接合ＪＩの構成を第４図に示す。該第４図において、４
０１および４０２はインダクタンス（４０２は０．８ｐ
Ｈ）であって、該インダクタンス４０１および４０２０
．８ｐＨのインダクタンス、５０３はダンピング抵抗２
Ω、５０４は上記ジョセフソン接合３０５と同一のジョ
セフソン接合、５０５は上記ジョセフノン接合５０４’
ｉ３個並べたものである。
つぎに作用を説明する。第２図において、直流電源２０
７，２０８および２０９にそれぞれ直流電流０．６ ｍ
Ａ 、 ０．４ ｍ ＡおよびＯｍＡを加えた場合の
動作状態を第６図によって説明する。該第２図の電源母
線２００に第６図の６０１に示すような振幅±１１．２
ｍＶの台形状波形電圧を、またクロック入口１０４とし
て６０２に示すような振幅±０．４ｍＡの波形電流を供
給すると、上記Ｒ入力１０５、Ｓ入力１０６、Ｑ１０８
、Ｔ出力１０９およびＣ出力１１０として第６図に示す
ように６０３．６０４，６０５，６０６および６０７の
波形が生じる。まず、初期状態として直流フリップフロ
ップ１０２の出力が”０”（Ｑ＝”０”。
７，２０８および２０９にそれぞれ直流電流０．６ ｍ
Ａ 、 ０．４ ｍ ＡおよびＯｍＡを加えた場合の
動作状態を第６図によって説明する。該第２図の電源母
線２００に第６図の６０１に示すような振幅±１１．２
ｍＶの台形状波形電圧を、またクロック入口１０４とし
て６０２に示すような振幅±０．４ｍＡの波形電流を供
給すると、上記Ｒ入力１０５、Ｓ入力１０６、Ｑ１０８
、Ｔ出力１０９およびＣ出力１１０として第６図に示す
ように６０３．６０４，６０５，６０６および６０７の
波形が生じる。まず、初期状態として直流フリップフロ
ップ１０２の出力が”０”（Ｑ＝”０”。
Ｑ＝″′１”）とすると、電源電圧６０１がＯｍＶから
１１．２ｍＶまで上昇した場合、上記５ＧＡ１０３はＱ
＝６１”を検出してＣ出力１１０がってＳ入力１０６が
＠１＃になシ、フリップ７０ツブ１０２，１０３がＯＮ
状態になって出力″′１”を発生する。、この状態で電
源電圧６０１が＋１１．２ｍＶから降下してＯｍＶ付近
になると、ＡＮＤゲ−）１０１および５ＧＡ１０３はリ
セットされる。
１１．２ｍＶまで上昇した場合、上記５ＧＡ１０３はＱ
＝６１”を検出してＣ出力１１０がってＳ入力１０６が
＠１＃になシ、フリップ７０ツブ１０２，１０３がＯＮ
状態になって出力″′１”を発生する。、この状態で電
源電圧６０１が＋１１．２ｍＶから降下してＯｍＶ付近
になると、ＡＮＤゲ−）１０１および５ＧＡ１０３はリ
セットされる。
さらに電源電圧６０１が−１１，２ｍＶまで降下すると
、今度は５ＧＡ１０３はＱ、＝−１”ｅ検出Ｌ、Ｔ出力
１０９をＯＮ状態にする。その状態でクロック人力１０
４が＠１＃になると、ＡＮＤゲート１０１のうちＴ出力
１０９の入っているものだけがＯＮ状態になシ、Ｒ入力
１０５が′１”になる。
、今度は５ＧＡ１０３はＱ、＝−１”ｅ検出Ｌ、Ｔ出力
１０９をＯＮ状態にする。その状態でクロック人力１０
４が＠１＃になると、ＡＮＤゲート１０１のうちＴ出力
１０９の入っているものだけがＯＮ状態になシ、Ｒ入力
１０５が′１”になる。
このように波形６０３，６０４または同６０６゜６０７
はクロック人力１０４の波形６０２の１分周出力となる
。そのシミュレーション結果を第７図に示す。このよう
な１ビツト分周器を用いて多ピット分周器を構成するこ
の発明の一実施例としてはクリップフロップへのセット
入力をつぎのビットの分局入力とし、りぎのビットの７
リツプフロツプへのセット入力をそのつぎのビットの分
周入力とするというように多重に縦続接続していく構成
である。その結線の状態を第８図に示す。該図の８００
は上記第１図に示した１ビツトの分局器に相当するもの
で、図示８０２〜８０９の各部における出力を下表１に
示す。該表中、′１”は出力が存在する状態を、また′
０”は出力が存在しない状態を示す。すなわち、８ｏ２
には８０１れ、このときにそれぞれのフリップ７０ツブ
の状態が変化する。これに対して８０６〜８０９には２
倍、４倍、８倍および１６倍になった１ｏ”と′１”の
変化が現われる。
はクロック人力１０４の波形６０２の１分周出力となる
。そのシミュレーション結果を第７図に示す。このよう
な１ビツト分周器を用いて多ピット分周器を構成するこ
の発明の一実施例としてはクリップフロップへのセット
入力をつぎのビットの分局入力とし、りぎのビットの７
リツプフロツプへのセット入力をそのつぎのビットの分
周入力とするというように多重に縦続接続していく構成
である。その結線の状態を第８図に示す。該図の８００
は上記第１図に示した１ビツトの分局器に相当するもの
で、図示８０２〜８０９の各部における出力を下表１に
示す。該表中、′１”は出力が存在する状態を、また′
０”は出力が存在しない状態を示す。すなわち、８ｏ２
には８０１れ、このときにそれぞれのフリップ７０ツブ
の状態が変化する。これに対して８０６〜８０９には２
倍、４倍、８倍および１６倍になった１ｏ”と′１”の
変化が現われる。
以上説明したように、この発明によれば、交流駆動ジョ
セフソン論理回路を構成することによつ〔、駆動交流電
源の周波数を分周する超電導分周惇全得られるという効
果がある。
セフソン論理回路を構成することによつ〔、駆動交流電
源の周波数を分周する超電導分周惇全得られるという効
果がある。
第１図は、直流ラッチを用いた１ビツト分周器の回路図
、第２図は、ジョセフソンデバイスを用いて上記第１図
と同等の回路を構成した一実施例図、第３図は、３接合
ＪＩの回路図、第４図は、２接合ＪＩの回路図、第５図
は、ＣＩＬの回路図、第６図は、上記第２図の動作説明
図、第７図は、そのシミュレーション結果を示す図、第
８図は、この発明の多ピット分周器の一実施例の構成図
を示す。 １０１・・・ＡＮＤゲート、１０２・・・直流駆動フリ
ップフロップ、１０３・・・８ＧＡ、２００・・・電源
母線、２０１．２０２，２０３，３０１，３０２，５０
３・・・抵抗、２０４・・・３接合ＪＩ、２０５・・・
２接合ＪＩ、２０６・・・ＣＩＬ、３０３，３０４，４
０１ 。 ４０２．５０１．５０２・・・インダクタンス、３０５
゜４０３．５０４・・・ジョセフノン接合、２０７゜２
０８．２０９・・・直流電源、８００・・・１ビツト分
周器。 特許出願人 工業技術院長 川 １）裕 部 第 １ 図 ％ｚ 図 第 ３ 図 箔 ４ 図 第 ５ 図 は）（１）
、第２図は、ジョセフソンデバイスを用いて上記第１図
と同等の回路を構成した一実施例図、第３図は、３接合
ＪＩの回路図、第４図は、２接合ＪＩの回路図、第５図
は、ＣＩＬの回路図、第６図は、上記第２図の動作説明
図、第７図は、そのシミュレーション結果を示す図、第
８図は、この発明の多ピット分周器の一実施例の構成図
を示す。 １０１・・・ＡＮＤゲート、１０２・・・直流駆動フリ
ップフロップ、１０３・・・８ＧＡ、２００・・・電源
母線、２０１．２０２，２０３，３０１，３０２，５０
３・・・抵抗、２０４・・・３接合ＪＩ、２０５・・・
２接合ＪＩ、２０６・・・ＣＩＬ、３０３，３０４，４
０１ 。 ４０２．５０１．５０２・・・インダクタンス、３０５
゜４０３．５０４・・・ジョセフノン接合、２０７゜２
０８．２０９・・・直流電源、８００・・・１ビツト分
周器。 特許出願人 工業技術院長 川 １）裕 部 第 １ 図 ％ｚ 図 第 ３ 図 箔 ４ 図 第 ５ 図 は）（１）
Claims (1)
- １、交流駆動ジョセフソン論理回路を使用し、交流電源
の周波数を基準入力とするとともに、ラッチ回路に相補
信号入力および相補信号出力の直流ラッチ回路を用いて
多ビットの分周器を構成すること全特徴とする超電導分
周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513283A JPS6027231A (ja) | 1983-07-26 | 1983-07-26 | 超電導分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513283A JPS6027231A (ja) | 1983-07-26 | 1983-07-26 | 超電導分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027231A true JPS6027231A (ja) | 1985-02-12 |
| JPH0417488B2 JPH0417488B2 (ja) | 1992-03-26 |
Family
ID=15144553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13513283A Granted JPS6027231A (ja) | 1983-07-26 | 1983-07-26 | 超電導分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027231A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477037A (en) * | 1977-11-30 | 1979-06-20 | Ibm | Selffgate circuit |
-
1983
- 1983-07-26 JP JP13513283A patent/JPS6027231A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5477037A (en) * | 1977-11-30 | 1979-06-20 | Ibm | Selffgate circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0417488B2 (ja) | 1992-03-26 |
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