JPH0213397B2 - - Google Patents
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- JPH0213397B2 JPH0213397B2 JP58069146A JP6914683A JPH0213397B2 JP H0213397 B2 JPH0213397 B2 JP H0213397B2 JP 58069146 A JP58069146 A JP 58069146A JP 6914683 A JP6914683 A JP 6914683A JP H0213397 B2 JPH0213397 B2 JP H0213397B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
〔発明の利用分野〕
本発明は、AC駆動型ジヨセフソン論理回路中
のラツチ回路で使用されるセルフ・ゲート・アン
ド回路（以下SGAと称す）回路に関するもので
ある。 〔従来技術〕 AC駆動型ジヨセフソン論理回路においては、
１つの電源サイクルでの計算結果を次のサイクル
に引き継ぐために、ラツチ回路が必要である。ラ
ツチ回路は、AC電源の遷移状態部分においてデ
ータを保持するマスターフリツプフロツプと、
AC電源の定常状態部分においてデータを保持す
るスレーブフリツプフロツプとからなる。このう
ち、マスターフリツプフロツプとしては、DC駆
動フリツプフロツプ回路またはジヨセフソン磁気
量子干渉計（Josephson Interferometer、以下JI
と称す）とインダクタンスとからなる超伝導ルー
プであるストーレージループが用いられる。ま
た、スレーブフリツプフロツプは、AC電源サイ
クルの開始部においてマスターフリツプフロツプ
のデータを読み出し、そのデータに対応したデユ
アルレイルの論理出力を次の１サイクルの間保持
するとともに、次段以下の論理出力網にその出力
を供給する。この１サイクルの間、マスターフリ
ツプフロツプのデータが変化しても、スレーブフ
リツプフロツプのデータは変化しない。文献、
A.Davidson、“Ａ Josephson Latch”、IEEE
Journal of Solid State Circuits、vol.、SC−
13、No.５、October 1978、pp583〜590（以下文献
１と称す）には、このようなラツチ回路が詳細に
説明されている。文献１においては、スレーブフ
リツプフロツプとして、２個のANDゲートを第
１図のように交差結合したセルフ・ゲート・アン
ド（SGA）とよばれる回路が開示されている。
第１図において、１１および１２はADNゲート、
１５，１６はこれらのゲートの肯定出力、１７，
１８は否定出力（NAND）である。１３，１４
はそれぞれのSGA回路への真（Truth；Ｔ）入力
および補（Complementary；Ｃ）入力である。
１５，１６はそれぞれ真出力T*および補出力C*
である。ANDゲート１１，１２は、AC駆動論理
回路系ではラツチング性を有するので、一度１１
がスイツチしてT*出力が発生すれば、１２は動
作を抑制され、以後Ｃ入力が生起しても１２はス
イツチできない。従つて、AC電源サイクル開始
部においてＴまたはＣの入力をSGAが読み出せ
ば、SGAはそのサイクル中一定のT*またはC*を
保持することになる。ただし、SGAがＴまたは
Ｃのデータを読み出し始めてからT*またはC*の
出力を確定する（ロツキングと称される）までに
は有限の時間が必要であり、この時間中にはマス
ターフリツプフロツプの状態は変化してはならな
い。従つて、ロツキング時間が短いことが、
SGAの性能の重要な指標の１つである。文献１
においてSGA中のANDゲートとして用いられて
いる回路の構造を第２図ａ，ｂに示す。第２図ａ
において、ANDゲート１１は入力１３および１
９を受け、肯定出力１５、否定出力１７を発生す
る。具体的には、第２図ｂに示すように、電源母
線２０から抵抗２３を経て給電されるJI３１と、
JI３１の出力から抵抗２１を経て給電されるJI３
２とからなる。JI３１と３２とは、それぞれ入力
１３および１９を受ける。JI３２から抵抗２２へ
流れる出力電流がANDゲート１１の肯定出力１
５、JI３１からグランドに流れる電流が否定出力
１７である。上記したJI３１および３２の構造を
第２図ｃに示す。図において、３３はジヨセフソ
ン接合、２９は分流抵抗、２７→２８の配線は入
力信号線、３０は相互インダクタンスである。１
７は、ANDゲート１１単独で使用する場合には
NAND出力とはならないが、SGAとして第１図
のように使用し、入力１３と１４が常に排反事象
になつていれば、NAND出力となる。 上記したSGAの全体の回路構成は第３図に示
すようなものである。図において、JIのQ1４４
とQ3４６とが11つのANDゲート１１を構成して
おり、１３と１８を入力とし、肯定出力１５、否
定出力１７を有する。また、JIのQ2４５とQ4４
７が別のANDゲート１２を構成しており、１４
と１７を入力とし、肯定出力１６、否定出力１８
を有する。同図で、４０は電源母線、４１は分流
抵抗、４２，４３は負荷抵抗である。上記Q1４
４とQ3４６はマスターフリツプフロツプのデー
タを読み出すゲートであり、以後説明のため一括
して検出段ゲートと称する。一方、Q2４５とQ4
４７はデータを以後の論理回路網に出力するゲー
トであるので、以後説明のため出力段ゲートと称
する。 第３図のSGAはマスターフリツプフロツプか
らTrueとComplementaryの相補信号を受け取る
形式のものであつたが、Storage Loop中の電流
の有無を“１”、“０”のsingle−railデータとし
て受取る形式のものもある。このようなSGAと
しては、第４図ａのような論理に基づくものと、
第４図ｂのような参照出力ref５２を用いるもの
とがある。いずれも識別すべきData入力５１を
受け、True５３、Complementary５４の出力を
発生する。第４図ａの方式の例としては、F.
Tsui and C.P.Wang、“SGA with Single−Rail
Data Input”、IBM Technical Disclosure
Bulletin、vol.21、No.12、May 1979、pp5055〜
5057（文献２）に第５図に示す回路が開示されて
いる。一方、第４図ｂの方式としては、A.
Davidson and H.C Jones、“Josephson
Comparator SGA for Use with Data
Latches”、IBM Technical Disclosure
Bulletin、vol.23No.４、September 1980、pp1690
〜1693（文献３）に第６図に示す回路が開示され
ている。第５図において、６０は電源母線、６１
は分流抵抗、６４〜６７はJIである。また、第６
図において、７０は電源母線、７１は分流抵抗、
７２は負荷抵抗、７３はJI、７４〜７６は単一の
ジヨセフソン接合である。また、第４図ｂの方式
の別の例として、H.C.Jones、“Self−Resetting
AC Powerd Latch”、IBM Technical
Disclosure Bulletin、vol.23、No.９、February
1981、p4348（文献４）に第７図に示す回路が開
示されている。同図中、８０は電源母線、８１は
分流抵抗、８２は負荷抵抗、８３はJI、８４は
CIL（Current Injection Logic）、８５はジヨセフ
ソン接合である。CILは、出力５３，５４を増幅
するために用いられている。 SGAの次段論理回路網の駆動能力も、重要な
性質の１つであり、出力を大きくとれるようにす
ることは重要である。一般にSGAにおいて、出
力段を磁束結合型でなく注入型のゲートで構成す
ることは、高速ロツキングを実現し出力を大きく
とるために有効である。。文献、A.Davidson、
“Self−Gating And for Current Injection
Logic”、IBM Technical Disclosure Bulletin、
vol.21、No.１、June 1978、pp421〜422（文献５）
には、第３図の回路の出力段JI４６，４７をCIL
で置き換えた第８図のような回路が示されてい
る。同図において、１００は電源母線、１０１は
分流抵抗、１０２は負荷抵抗、１０３，１０４は
JI、１０５，１０６はCILである。この回路の出
力電流は確さに第３図のものより大きいが、重大
な難点がある。すなわち、一度Q1１０３，１０
５がスイツチしたとし、その後にQ2１０４がス
イツチしてもQ4１０６はオンしてはならない。
つまり、T*出力確定後はC*出力はデイスエーブ
ルされなくてはならない。しかし、CILのような
注入型ゲートは入出力分離がとれておらず、Q3
１０５がスイツチしたときQ4１０６のゲート電
流が増加してしまい。誤動作が起きやすくなる。
また、４個のJIで構成されている第３図のSGA
に２個のCILを付加し、第９図または第１０図の
ようなSGAを構成することは、第７図の例など
から容易に考え及ぶことであるが、これらも同様
に、出力電流は大きいものの、Ｔ（Ｃ）出力オン
後におけるＣ（Ｔ）出力動作デイスエーブル機構
が不確実であるという欠点がある。 〔発明の目的〕 本発明の目的は、Ｔ（Ｃ）出力オン後のＣ（Ｔ）
動作デイスエーブル機構を不確実にすることなく
出力電流振幅を増加せしめたSGA回路を提供す
るにある。 〔発明の概要〕 本発明は、従来のCILのような入出力分離のと
れていない注入型論理ゲートを用いることなく、
出力電流振幅の大きいゲートを用いることによ
り、Ｔ（Ｃ）出力オン後のＣ（Ｔ）動作デイスエー
ブル機構の確実性を保持しようとするものであ
る。 〔発明の実施例〕 以下、本発明を実施例を参照して詳細に説明す
る。なお、以下の説明では、ジヨセフソン接合は
臨界電流密度1000A／cm2を有し、構成の基本とな
る第２図ｃに示したジヨセフソン接合３３の接合
面積は5μmφであるとして定量的な論述を行う
が、もちろん本発明はその数値に限定されるもの
ではない。また、第２図ｃおよび第７図ｂ中の他
の数値は以下のようにする。すなわち、３４はジ
ヨセフソン接合３３を２個並べたもの、９５は同
じく３個並べたものとし、３５は1.5PHのインダ
クタンス、９６は2.4PH、９７は0.8PHのそれぞれ
インダクタンス、３６，９８は２Ωのダンピング
抵抗とする。また、第８図に示した６１は20Ω、
６２は３Ω、第８図に示した１０１は20Ω、１０
２は2.5Ωとする。これらの回路は、H.C.Ward
Huang et al.、“High−Reliability Pb−Alloy
Josephson Junction for Integrated Circuits”、
IEEE Trans.on Electron Devices、vol.ED−
27、No.10、October 1980、pp1979〜1987（文献
６）と同一のプロセスにより作製されたものであ
る。 実施例 １： 第１１図ａに本発明の一実施形態であるところ
のSGAを示す。図において、１３０は電源母線
であり、１３１は20Ωの分流抵抗、１３２は100
Ωの分流抵抗、１３３は３Ωの負荷抵抗、Q1１
３４，Q2１３５，Q3１３６，Q4１３７は第２図
ｃに示したところのJIである。Ｔ入力１３が
“１”（電流値0.4mA）であり、Ｃ入力１４が
“０”（電流値0mA）の状態で、電源電圧を立上
り時間100psで0mVから11.2mVまで増加せた後、
11.2mV一定に保つことにする。まず、Q1がスイ
ツチし、続いてQ3がスイツチする。出力電流*１
５の定常値は0.38mAであり、その90％の値に時
刻201psに達することがシミユレーシヨンにより
示される。ここで、回路中の配線の寄生インダク
タンスは文献６の技術で作製した場合の値を用い
た。第３図の回路における対応した数値は
0.31mAと206psである。このように出力段ゲート
Q3，Q4に分流抵抗１３２で補助的に給電を行う
ことにより、速度と出力振幅を共に向上すること
ができている。 第１１図ａの回路は、第１図のようにDoube−
Railの信号入力を受けて動作する方式のSGAで
あつたが、Q2１３５の部分の結線（図中Ａで示
す）を変えて、第１１図ｂ，ｃまたはｄのように
することにより、第４図のようなSingle−Railの
入力で動作するSGAを構成することができる。
前述のように１３の入力を設定し、１３０に印加
する電圧を立ち上げた場合、Q1，Q3がスイツチ
した直後にQ2がスイツチすることになるが、Q4
に対するデイスエーブル機構が完全に働くため、
動作上十分なマージンが保証される。後述する第
１２図〜第１７図のSGAも、同様にSingle−
Rail入力としても動作するが、Single−Rail入力
に関する説明は省略する。また、SGAの速度は、
本実施例と同様に、電源電圧を立上り時間100ps
で0mVから11.2mVまで増加させた場合に出力が
定常値に達するまでの時間で一貫して議論するも
のとする。なお、この時間を以後、SGAのスイ
ツチング時間と称する。 実施例 ２： 第１２図には本発明の別の一実施形態であると
ころのSGAの結線図を示す。図において、１４
０は電源母線であり、１４１は20Ωの分流抵抗、
１４２は３Ωの負荷抵抗、Q1１４３，Q2１４４，
Q3１４５，Q4１４６，Q5１４７，Q6１４８はJI
である。本回路の出力電流は0.43mA、スイツチ
ング時間は241psである。このように、出力段ゲ
ートの出力を、バツフアアンプとして動作するJI
のコントロールラインを２重にすることにより、
やはりある程度の速いスイツチング時間を維持し
つつ出力振幅を確保することができる。 実施例 ３： 第１３図ａに本発明の別の一実施形態であると
ころのSGAの結線図を示す。これは、第１２図
においてバツフアアンプとして用いているJIをジ
ヨセフソン・アツトー・ウエーバー・スイツチ
（Josephson Atto Weber Switch、以下JAWSと
称す）型のゲートで置き換えたものである。この
JAWS型のゲートについては、T.A.Fulton、S.S.
Pei and L.N.Dunkleberger、“Ａ simple high
performance current switched Josephson
logic”、Appl.Phys.Lett.、vol.34、No.10、pp709
〜711、May15、1979（文献７）に開示されてい
る。同図において、１５０は電源母線であり、１
５１は20Ωの分流抵抗、１５２は15Ωの分流抵
抗、１５３は３Ωの負荷抵抗、１５４は３Ωの負
荷抵抗である。Q1１５５，Q2１５６，Q3１５７，
Q4１５８はJIである。Q5１５９，Q6１６０は
JAWSゲートである。第１２図ｂにはJAWSゲー
トの構成を示す。同図において、１６３は0.5Ω
の抵抗であり、１６１および１６２はジヨセフソ
ン接合３３をそれぞれ２個および４個並べたもの
である。本回路の出力電流は0.53mA、スイツチ
ング時間は228psである。 実施例 ４： 第１３図の回路では、Q5，Q6としてJAWSゲ
ートという入出力分離のとれた注入型論理ゲート
を用いているが、同種のゲートとしてはダイレク
ト・カツプルド・ロジツク（Direct Coupled
Logic、以下DCLと称す）というゲートがある。
これは、T.Gheewale and A.Mukkeergee、
“Josephson direct coupled logic（DCL）”、in
IEDM Tech.Dig.、pp482−484（Washington
DC、Dec.3−５、1979）（文献８）において開示
されている。このDCLゲートを用いた一実施形
態を第１４図ａに示す。これは、第１３図ａの
Q5，Q6の部分を、第１４図ｂに示すところの
DCLで置き換えたものである。第１４図ａにお
いて、１７０は電源母線、１７１は20Ωの分流抵
抗、１７２は15Ωの分流抵抗、１７３は３Ωの負
荷抵抗であり、Q1１７５，Q2１７６，Q3１７７，
Q4１７８はJIである。Q5１７９，Q6１８０は
DCLゲートである。また、第１４図ｂにおいて、
１８１および１８２はジヨセフソン接合３３をそ
れぞれ２個および４個並べたものである。１８３
は0.1Ωの、１８４は0.2Ωのそれぞれ抵抗であ
る。本回路の出力電流は0.54mA、スイツチング
時間は205psである。 以上のように、第１３図、第１４図の回路と
も、第３図の回路を上回る出力電流を発生するこ
とができる。なお、第１３図のQ5，Q6のゲート
を２接合JIのような量子干渉計で置き換える、す
なわち、第１３図ｂの部分を第１５図のように置
き換えてもよい。なお、第１５図において、１９
１，１９２はジヨセフソン接合、１９３はインダ
クタンスである。 実施例 ５： 以上第１３図〜第１５図による実施例では、入
出力分離のとれた注入論理ゲートをバツフアゲー
トとして用いるSGAについて記述したが、出力
段ゲート（第１３図ａのQ3，Q4に相当）をこの
ような注入型論理ゲートで置き換えたものも、良
好な特性を示す。 第１６図ａは出力段ゲートにJAWSゲートを用
いたSGAである。同図において、２００は電源
母線、２０１は20Ωの分流抵抗、２０２は12Ωの
分流抵抗、２０３は３Ωの負荷抵抗であり、Q1
２０５，Q2２０６はJIであり、Q3２０７，Q4２
０８はJAWSゲートである。そのJAWSゲートの
構造を第１６図ｂに示す。同図において、２１
１，２１２はジヨセフソン接合３３を2.5個、２
１３は８個並べた接合である。２１４，２１５は
それぞれ0.5Ωの抵抗である。本SGAの出力電流
は0.56mA、スイツチング時間は140psである。 実施例 ６： 第１７図ａは出力段ゲートにDCLゲートを用
いたSGAである。同図において、２２０は電源
母線、２２１は20Ωの分流抵抗、２２２は16Ωの
分流抵抗、２２３は３Ωの負荷抵抗であり、Q1
２２５，Q2２２６はJIである。Q3２２７，Q4２
２８はDCLゲートであり、その構造を第１７図
ｂに示す。同図において、２３１，２３２はジヨ
セフソン接合３３をそれぞれ２個および６個並べ
た接合である。本SGAの出力電流は0.72mA、ス
イツチング時間は142psである。 上記のように、出力段ゲートに入出力分離のと
れた注入型論理ゲートを用いることにより、大き
い出力電流振幅と非常に速いスイツチング時間を
確保することができる。また、出力段ゲートに第
１５図のような２接合JIを用いてもよいことは論
をまたない。 表１に、第３図のSGAと、第１１図ないし第
１７図のSGAとの出力電流、スイツチング時間
について、上述した結果をまとめて示す。
のラツチ回路で使用されるセルフ・ゲート・アン
ド回路（以下SGAと称す）回路に関するもので
ある。 〔従来技術〕 AC駆動型ジヨセフソン論理回路においては、
１つの電源サイクルでの計算結果を次のサイクル
に引き継ぐために、ラツチ回路が必要である。ラ
ツチ回路は、AC電源の遷移状態部分においてデ
ータを保持するマスターフリツプフロツプと、
AC電源の定常状態部分においてデータを保持す
るスレーブフリツプフロツプとからなる。このう
ち、マスターフリツプフロツプとしては、DC駆
動フリツプフロツプ回路またはジヨセフソン磁気
量子干渉計（Josephson Interferometer、以下JI
と称す）とインダクタンスとからなる超伝導ルー
プであるストーレージループが用いられる。ま
た、スレーブフリツプフロツプは、AC電源サイ
クルの開始部においてマスターフリツプフロツプ
のデータを読み出し、そのデータに対応したデユ
アルレイルの論理出力を次の１サイクルの間保持
するとともに、次段以下の論理出力網にその出力
を供給する。この１サイクルの間、マスターフリ
ツプフロツプのデータが変化しても、スレーブフ
リツプフロツプのデータは変化しない。文献、
A.Davidson、“Ａ Josephson Latch”、IEEE
Journal of Solid State Circuits、vol.、SC−
13、No.５、October 1978、pp583〜590（以下文献
１と称す）には、このようなラツチ回路が詳細に
説明されている。文献１においては、スレーブフ
リツプフロツプとして、２個のANDゲートを第
１図のように交差結合したセルフ・ゲート・アン
ド（SGA）とよばれる回路が開示されている。
第１図において、１１および１２はADNゲート、
１５，１６はこれらのゲートの肯定出力、１７，
１８は否定出力（NAND）である。１３，１４
はそれぞれのSGA回路への真（Truth；Ｔ）入力
および補（Complementary；Ｃ）入力である。
１５，１６はそれぞれ真出力T*および補出力C*
である。ANDゲート１１，１２は、AC駆動論理
回路系ではラツチング性を有するので、一度１１
がスイツチしてT*出力が発生すれば、１２は動
作を抑制され、以後Ｃ入力が生起しても１２はス
イツチできない。従つて、AC電源サイクル開始
部においてＴまたはＣの入力をSGAが読み出せ
ば、SGAはそのサイクル中一定のT*またはC*を
保持することになる。ただし、SGAがＴまたは
Ｃのデータを読み出し始めてからT*またはC*の
出力を確定する（ロツキングと称される）までに
は有限の時間が必要であり、この時間中にはマス
ターフリツプフロツプの状態は変化してはならな
い。従つて、ロツキング時間が短いことが、
SGAの性能の重要な指標の１つである。文献１
においてSGA中のANDゲートとして用いられて
いる回路の構造を第２図ａ，ｂに示す。第２図ａ
において、ANDゲート１１は入力１３および１
９を受け、肯定出力１５、否定出力１７を発生す
る。具体的には、第２図ｂに示すように、電源母
線２０から抵抗２３を経て給電されるJI３１と、
JI３１の出力から抵抗２１を経て給電されるJI３
２とからなる。JI３１と３２とは、それぞれ入力
１３および１９を受ける。JI３２から抵抗２２へ
流れる出力電流がANDゲート１１の肯定出力１
５、JI３１からグランドに流れる電流が否定出力
１７である。上記したJI３１および３２の構造を
第２図ｃに示す。図において、３３はジヨセフソ
ン接合、２９は分流抵抗、２７→２８の配線は入
力信号線、３０は相互インダクタンスである。１
７は、ANDゲート１１単独で使用する場合には
NAND出力とはならないが、SGAとして第１図
のように使用し、入力１３と１４が常に排反事象
になつていれば、NAND出力となる。 上記したSGAの全体の回路構成は第３図に示
すようなものである。図において、JIのQ1４４
とQ3４６とが11つのANDゲート１１を構成して
おり、１３と１８を入力とし、肯定出力１５、否
定出力１７を有する。また、JIのQ2４５とQ4４
７が別のANDゲート１２を構成しており、１４
と１７を入力とし、肯定出力１６、否定出力１８
を有する。同図で、４０は電源母線、４１は分流
抵抗、４２，４３は負荷抵抗である。上記Q1４
４とQ3４６はマスターフリツプフロツプのデー
タを読み出すゲートであり、以後説明のため一括
して検出段ゲートと称する。一方、Q2４５とQ4
４７はデータを以後の論理回路網に出力するゲー
トであるので、以後説明のため出力段ゲートと称
する。 第３図のSGAはマスターフリツプフロツプか
らTrueとComplementaryの相補信号を受け取る
形式のものであつたが、Storage Loop中の電流
の有無を“１”、“０”のsingle−railデータとし
て受取る形式のものもある。このようなSGAと
しては、第４図ａのような論理に基づくものと、
第４図ｂのような参照出力ref５２を用いるもの
とがある。いずれも識別すべきData入力５１を
受け、True５３、Complementary５４の出力を
発生する。第４図ａの方式の例としては、F.
Tsui and C.P.Wang、“SGA with Single−Rail
Data Input”、IBM Technical Disclosure
Bulletin、vol.21、No.12、May 1979、pp5055〜
5057（文献２）に第５図に示す回路が開示されて
いる。一方、第４図ｂの方式としては、A.
Davidson and H.C Jones、“Josephson
Comparator SGA for Use with Data
Latches”、IBM Technical Disclosure
Bulletin、vol.23No.４、September 1980、pp1690
〜1693（文献３）に第６図に示す回路が開示され
ている。第５図において、６０は電源母線、６１
は分流抵抗、６４〜６７はJIである。また、第６
図において、７０は電源母線、７１は分流抵抗、
７２は負荷抵抗、７３はJI、７４〜７６は単一の
ジヨセフソン接合である。また、第４図ｂの方式
の別の例として、H.C.Jones、“Self−Resetting
AC Powerd Latch”、IBM Technical
Disclosure Bulletin、vol.23、No.９、February
1981、p4348（文献４）に第７図に示す回路が開
示されている。同図中、８０は電源母線、８１は
分流抵抗、８２は負荷抵抗、８３はJI、８４は
CIL（Current Injection Logic）、８５はジヨセフ
ソン接合である。CILは、出力５３，５４を増幅
するために用いられている。 SGAの次段論理回路網の駆動能力も、重要な
性質の１つであり、出力を大きくとれるようにす
ることは重要である。一般にSGAにおいて、出
力段を磁束結合型でなく注入型のゲートで構成す
ることは、高速ロツキングを実現し出力を大きく
とるために有効である。。文献、A.Davidson、
“Self−Gating And for Current Injection
Logic”、IBM Technical Disclosure Bulletin、
vol.21、No.１、June 1978、pp421〜422（文献５）
には、第３図の回路の出力段JI４６，４７をCIL
で置き換えた第８図のような回路が示されてい
る。同図において、１００は電源母線、１０１は
分流抵抗、１０２は負荷抵抗、１０３，１０４は
JI、１０５，１０６はCILである。この回路の出
力電流は確さに第３図のものより大きいが、重大
な難点がある。すなわち、一度Q1１０３，１０
５がスイツチしたとし、その後にQ2１０４がス
イツチしてもQ4１０６はオンしてはならない。
つまり、T*出力確定後はC*出力はデイスエーブ
ルされなくてはならない。しかし、CILのような
注入型ゲートは入出力分離がとれておらず、Q3
１０５がスイツチしたときQ4１０６のゲート電
流が増加してしまい。誤動作が起きやすくなる。
また、４個のJIで構成されている第３図のSGA
に２個のCILを付加し、第９図または第１０図の
ようなSGAを構成することは、第７図の例など
から容易に考え及ぶことであるが、これらも同様
に、出力電流は大きいものの、Ｔ（Ｃ）出力オン
後におけるＣ（Ｔ）出力動作デイスエーブル機構
が不確実であるという欠点がある。 〔発明の目的〕 本発明の目的は、Ｔ（Ｃ）出力オン後のＣ（Ｔ）
動作デイスエーブル機構を不確実にすることなく
出力電流振幅を増加せしめたSGA回路を提供す
るにある。 〔発明の概要〕 本発明は、従来のCILのような入出力分離のと
れていない注入型論理ゲートを用いることなく、
出力電流振幅の大きいゲートを用いることによ
り、Ｔ（Ｃ）出力オン後のＣ（Ｔ）動作デイスエー
ブル機構の確実性を保持しようとするものであ
る。 〔発明の実施例〕 以下、本発明を実施例を参照して詳細に説明す
る。なお、以下の説明では、ジヨセフソン接合は
臨界電流密度1000A／cm2を有し、構成の基本とな
る第２図ｃに示したジヨセフソン接合３３の接合
面積は5μmφであるとして定量的な論述を行う
が、もちろん本発明はその数値に限定されるもの
ではない。また、第２図ｃおよび第７図ｂ中の他
の数値は以下のようにする。すなわち、３４はジ
ヨセフソン接合３３を２個並べたもの、９５は同
じく３個並べたものとし、３５は1.5PHのインダ
クタンス、９６は2.4PH、９７は0.8PHのそれぞれ
インダクタンス、３６，９８は２Ωのダンピング
抵抗とする。また、第８図に示した６１は20Ω、
６２は３Ω、第８図に示した１０１は20Ω、１０
２は2.5Ωとする。これらの回路は、H.C.Ward
Huang et al.、“High−Reliability Pb−Alloy
Josephson Junction for Integrated Circuits”、
IEEE Trans.on Electron Devices、vol.ED−
27、No.10、October 1980、pp1979〜1987（文献
６）と同一のプロセスにより作製されたものであ
る。 実施例 １： 第１１図ａに本発明の一実施形態であるところ
のSGAを示す。図において、１３０は電源母線
であり、１３１は20Ωの分流抵抗、１３２は100
Ωの分流抵抗、１３３は３Ωの負荷抵抗、Q1１
３４，Q2１３５，Q3１３６，Q4１３７は第２図
ｃに示したところのJIである。Ｔ入力１３が
“１”（電流値0.4mA）であり、Ｃ入力１４が
“０”（電流値0mA）の状態で、電源電圧を立上
り時間100psで0mVから11.2mVまで増加せた後、
11.2mV一定に保つことにする。まず、Q1がスイ
ツチし、続いてQ3がスイツチする。出力電流*１
５の定常値は0.38mAであり、その90％の値に時
刻201psに達することがシミユレーシヨンにより
示される。ここで、回路中の配線の寄生インダク
タンスは文献６の技術で作製した場合の値を用い
た。第３図の回路における対応した数値は
0.31mAと206psである。このように出力段ゲート
Q3，Q4に分流抵抗１３２で補助的に給電を行う
ことにより、速度と出力振幅を共に向上すること
ができている。 第１１図ａの回路は、第１図のようにDoube−
Railの信号入力を受けて動作する方式のSGAで
あつたが、Q2１３５の部分の結線（図中Ａで示
す）を変えて、第１１図ｂ，ｃまたはｄのように
することにより、第４図のようなSingle−Railの
入力で動作するSGAを構成することができる。
前述のように１３の入力を設定し、１３０に印加
する電圧を立ち上げた場合、Q1，Q3がスイツチ
した直後にQ2がスイツチすることになるが、Q4
に対するデイスエーブル機構が完全に働くため、
動作上十分なマージンが保証される。後述する第
１２図〜第１７図のSGAも、同様にSingle−
Rail入力としても動作するが、Single−Rail入力
に関する説明は省略する。また、SGAの速度は、
本実施例と同様に、電源電圧を立上り時間100ps
で0mVから11.2mVまで増加させた場合に出力が
定常値に達するまでの時間で一貫して議論するも
のとする。なお、この時間を以後、SGAのスイ
ツチング時間と称する。 実施例 ２： 第１２図には本発明の別の一実施形態であると
ころのSGAの結線図を示す。図において、１４
０は電源母線であり、１４１は20Ωの分流抵抗、
１４２は３Ωの負荷抵抗、Q1１４３，Q2１４４，
Q3１４５，Q4１４６，Q5１４７，Q6１４８はJI
である。本回路の出力電流は0.43mA、スイツチ
ング時間は241psである。このように、出力段ゲ
ートの出力を、バツフアアンプとして動作するJI
のコントロールラインを２重にすることにより、
やはりある程度の速いスイツチング時間を維持し
つつ出力振幅を確保することができる。 実施例 ３： 第１３図ａに本発明の別の一実施形態であると
ころのSGAの結線図を示す。これは、第１２図
においてバツフアアンプとして用いているJIをジ
ヨセフソン・アツトー・ウエーバー・スイツチ
（Josephson Atto Weber Switch、以下JAWSと
称す）型のゲートで置き換えたものである。この
JAWS型のゲートについては、T.A.Fulton、S.S.
Pei and L.N.Dunkleberger、“Ａ simple high
performance current switched Josephson
logic”、Appl.Phys.Lett.、vol.34、No.10、pp709
〜711、May15、1979（文献７）に開示されてい
る。同図において、１５０は電源母線であり、１
５１は20Ωの分流抵抗、１５２は15Ωの分流抵
抗、１５３は３Ωの負荷抵抗、１５４は３Ωの負
荷抵抗である。Q1１５５，Q2１５６，Q3１５７，
Q4１５８はJIである。Q5１５９，Q6１６０は
JAWSゲートである。第１２図ｂにはJAWSゲー
トの構成を示す。同図において、１６３は0.5Ω
の抵抗であり、１６１および１６２はジヨセフソ
ン接合３３をそれぞれ２個および４個並べたもの
である。本回路の出力電流は0.53mA、スイツチ
ング時間は228psである。 実施例 ４： 第１３図の回路では、Q5，Q6としてJAWSゲ
ートという入出力分離のとれた注入型論理ゲート
を用いているが、同種のゲートとしてはダイレク
ト・カツプルド・ロジツク（Direct Coupled
Logic、以下DCLと称す）というゲートがある。
これは、T.Gheewale and A.Mukkeergee、
“Josephson direct coupled logic（DCL）”、in
IEDM Tech.Dig.、pp482−484（Washington
DC、Dec.3−５、1979）（文献８）において開示
されている。このDCLゲートを用いた一実施形
態を第１４図ａに示す。これは、第１３図ａの
Q5，Q6の部分を、第１４図ｂに示すところの
DCLで置き換えたものである。第１４図ａにお
いて、１７０は電源母線、１７１は20Ωの分流抵
抗、１７２は15Ωの分流抵抗、１７３は３Ωの負
荷抵抗であり、Q1１７５，Q2１７６，Q3１７７，
Q4１７８はJIである。Q5１７９，Q6１８０は
DCLゲートである。また、第１４図ｂにおいて、
１８１および１８２はジヨセフソン接合３３をそ
れぞれ２個および４個並べたものである。１８３
は0.1Ωの、１８４は0.2Ωのそれぞれ抵抗であ
る。本回路の出力電流は0.54mA、スイツチング
時間は205psである。 以上のように、第１３図、第１４図の回路と
も、第３図の回路を上回る出力電流を発生するこ
とができる。なお、第１３図のQ5，Q6のゲート
を２接合JIのような量子干渉計で置き換える、す
なわち、第１３図ｂの部分を第１５図のように置
き換えてもよい。なお、第１５図において、１９
１，１９２はジヨセフソン接合、１９３はインダ
クタンスである。 実施例 ５： 以上第１３図〜第１５図による実施例では、入
出力分離のとれた注入論理ゲートをバツフアゲー
トとして用いるSGAについて記述したが、出力
段ゲート（第１３図ａのQ3，Q4に相当）をこの
ような注入型論理ゲートで置き換えたものも、良
好な特性を示す。 第１６図ａは出力段ゲートにJAWSゲートを用
いたSGAである。同図において、２００は電源
母線、２０１は20Ωの分流抵抗、２０２は12Ωの
分流抵抗、２０３は３Ωの負荷抵抗であり、Q1
２０５，Q2２０６はJIであり、Q3２０７，Q4２
０８はJAWSゲートである。そのJAWSゲートの
構造を第１６図ｂに示す。同図において、２１
１，２１２はジヨセフソン接合３３を2.5個、２
１３は８個並べた接合である。２１４，２１５は
それぞれ0.5Ωの抵抗である。本SGAの出力電流
は0.56mA、スイツチング時間は140psである。 実施例 ６： 第１７図ａは出力段ゲートにDCLゲートを用
いたSGAである。同図において、２２０は電源
母線、２２１は20Ωの分流抵抗、２２２は16Ωの
分流抵抗、２２３は３Ωの負荷抵抗であり、Q1
２２５，Q2２２６はJIである。Q3２２７，Q4２
２８はDCLゲートであり、その構造を第１７図
ｂに示す。同図において、２３１，２３２はジヨ
セフソン接合３３をそれぞれ２個および６個並べ
た接合である。本SGAの出力電流は0.72mA、ス
イツチング時間は142psである。 上記のように、出力段ゲートに入出力分離のと
れた注入型論理ゲートを用いることにより、大き
い出力電流振幅と非常に速いスイツチング時間を
確保することができる。また、出力段ゲートに第
１５図のような２接合JIを用いてもよいことは論
をまたない。 表１に、第３図のSGAと、第１１図ないし第
１７図のSGAとの出力電流、スイツチング時間
について、上述した結果をまとめて示す。
以上説明したように、本発明によれば、安定な
動作余裕を確保しつつ高い出力電流振幅を有する
SGA回路が得られる。
動作余裕を確保しつつ高い出力電流振幅を有する
SGA回路が得られる。
第１図はSGAの基本構成を示す説明図、第２
図はSGAに用いられるANDゲートの基本構成を
示す説明図、第３図はSGAの回路構成を示す説
明図、第４図はストレージループのデータを読み
出すためのSGAの２形式を示す説明図、第５，
６，７図は単一データを入力とするSGAの回路
構成を示す説明図、第８図は従来技術による出力
段ゲートにCILを用いたSGAの構成を示す説明
図、第９，１０図は従来技術によるCIL2個とJI4
個とによるSGAの構成を示す説明図である。第
１１図ないし第１７図は本発明によるSGAに関
する説明図で、第１１図は出力段のJIゲートに電
源母線から補助的に給電する方式のSGA、第１
２図は出力段のJIゲート出力をバツフアアンプと
して動作するJIのコントロールラインを２重に通
す方式のSGA、第１３図は出力段のJIゲート出
力をバツフアアンプとして動作するJAWSへの入
力として使用する方式のSGA、第１４図は出力
段のJIゲート出力をバツフアアンプとして動作す
るDCLへの入力として使用する方式のSGA、第
１５図はSGAのバツフアゲートに用いる２接合
JI、第１６図は出力段ゲートにJAWSゲートを用
いたSGA、第１７図は出力段ゲートにDCLゲー
トを用いたSGA、をそれぞれ示す。 ３３，３４，７４，７５，７６，８５，９４，
９５，１６１，１６２，１８１，１８２，１９
１，１９２，２１１、２１２，２１３，２３１，
２３２…ジヨセフソン接合、４４，４５，４６，
４７，６４，６５，６６，６７，７３，８３，１
０３，１０４，１１４，１１５，１１８，１１
９，１２４，１２５，１２６，１２７，１３４，
１３５，１３６，１３７，１４３，１４４，１４
５，１４６，１４７，１４８，１５５，１５６，
１５７，１５８，１７６，１７７，１７８，２０
５，２０６，２０７，２０８，２２５，２２６，
２２７，２２８…ジヨセフソン磁気量子干渉計
（JI）、８４，１０５，１０６，１１６，１１７，
１２８，１２９…CILゲート、１５９，１６０，
２０７，２０８…JAWSゲート、１７９，１８
０，２２７，２２８…DCIゲート。
図はSGAに用いられるANDゲートの基本構成を
示す説明図、第３図はSGAの回路構成を示す説
明図、第４図はストレージループのデータを読み
出すためのSGAの２形式を示す説明図、第５，
６，７図は単一データを入力とするSGAの回路
構成を示す説明図、第８図は従来技術による出力
段ゲートにCILを用いたSGAの構成を示す説明
図、第９，１０図は従来技術によるCIL2個とJI4
個とによるSGAの構成を示す説明図である。第
１１図ないし第１７図は本発明によるSGAに関
する説明図で、第１１図は出力段のJIゲートに電
源母線から補助的に給電する方式のSGA、第１
２図は出力段のJIゲート出力をバツフアアンプと
して動作するJIのコントロールラインを２重に通
す方式のSGA、第１３図は出力段のJIゲート出
力をバツフアアンプとして動作するJAWSへの入
力として使用する方式のSGA、第１４図は出力
段のJIゲート出力をバツフアアンプとして動作す
るDCLへの入力として使用する方式のSGA、第
１５図はSGAのバツフアゲートに用いる２接合
JI、第１６図は出力段ゲートにJAWSゲートを用
いたSGA、第１７図は出力段ゲートにDCLゲー
トを用いたSGA、をそれぞれ示す。 ３３，３４，７４，７５，７６，８５，９４，
９５，１６１，１６２，１８１，１８２，１９
１，１９２，２１１、２１２，２１３，２３１，
２３２…ジヨセフソン接合、４４，４５，４６，
４７，６４，６５，６６，６７，７３，８３，１
０３，１０４，１１４，１１５，１１８，１１
９，１２４，１２５，１２６，１２７，１３４，
１３５，１３６，１３７，１４３，１４４，１４
５，１４６，１４７，１４８，１５５，１５６，
１５７，１５８，１７６，１７７，１７８，２０
５，２０６，２０７，２０８，２２５，２２６，
２２７，２２８…ジヨセフソン磁気量子干渉計
（JI）、８４，１０５，１０６，１１６，１１７，
１２８，１２９…CILゲート、１５９，１６０，
２０７，２０８…JAWSゲート、１７９，１８
０，２２７，２２８…DCIゲート。
Claims (1)
- 【特許請求の範囲】 １ マスタフリツプフロツプのデータを読み出す
検出段ゲートと、該検出段ゲートの出力を受けて
次段以降の論理回路網への駆動出力を発生する出
力段ゲートからなるフリツプフロツプを構成し、
該出力段ゲートが該検出段ゲートとは独立に給電
される磁束結合型のジヨセフソン磁気量子干渉計
であることを特徴とするAC電源駆動ジヨセフソ
ン論理回路のマスターフリツプフロツプとスレー
ブフリツプフロツプとからなるラツチ回路のセル
フ・ゲート・アンド回路。 ２ 特許請求の範囲第１項において、該出力段ゲ
ートは補助的にゲート電流を加えたジヨセフソン
磁気量子干渉計であることを特徴とするセルフ・
ゲート・アンド回路。 ３ 特許請求の範囲第１項において、該出力段ゲ
ート本体は第１のジヨセフソン磁気量子干渉計で
あり、その後段は電源ラインから直接給電され、
該出力段ゲートの出力電流がそのコントロールラ
インを２本以上直列に通る第２のジヨセフソン磁
気量子干渉計であることを特徴とするセルフ・ゲ
ート・アンド回路。 ４ マスタフリツプフロツプのデータを読み出す
検出段ゲートと、該検出段ゲートの出力を受けて
次段以降の論理回路網への駆動出力を発生する出
力段ゲートからなるフリツプフロツプを構成し、
該出力段ゲートは少なくとも２個のジヨセフソン
接合を抵抗またはインダクタンスで接続され、入
力信号端子と出力信号端子の間にジヨセフソン素
子を含む注入型論理ゲートであることを特徴とす
るAC電源駆動ジヨセフソン論理回路のマスター
フリツプフロツプとスレーブフリツプフロツプと
からなるラツチ回路のセルフ・ゲート・アンド回
路。 ５ 特許請求の範囲第４項において、該出力段ゲ
ート本体はジヨセフソン磁気量子干渉計であり、
その後段はジヨセフソン・アツトー・ウエーバ
ー・スイツチ型論理ゲート、ダイレクト・カツプ
ルド・ロジツク型論理ゲート、および電源ライン
から直接給電され、該出力段ゲートの出力電流を
入力とする注入型論理回路であることを特徴とす
るセルフ・ゲート・アンド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58069146A JPS59195398A (ja) | 1983-04-21 | 1983-04-21 | セルフ・ゲ−ト・アンド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58069146A JPS59195398A (ja) | 1983-04-21 | 1983-04-21 | セルフ・ゲ−ト・アンド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59195398A JPS59195398A (ja) | 1984-11-06 |
| JPH0213397B2 true JPH0213397B2 (ja) | 1990-04-04 |
Family
ID=13394223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58069146A Granted JPS59195398A (ja) | 1983-04-21 | 1983-04-21 | セルフ・ゲ−ト・アンド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195398A (ja) |
-
1983
- 1983-04-21 JP JP58069146A patent/JPS59195398A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59195398A (ja) | 1984-11-06 |
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