JPH0417532B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリーバンク方式を用いたマイク
ロコンピユータシステムのソフトウエアのデバツ
グに適したエミユレータに関するものである。

［従来の技術］ 近年、プログラム容量の増大から、直接アクセ
スが可能なメモリー空間の大きな16ビツトや32ビ
ツトのマイクロプロセツサが広く用いられつつあ
る。

しかしながら、一方では、既存のプログラムの
利用や高集積化のための１チツプマイクロプロセ
ツサの採用などの理由により、直接アクセスでき
るメモリー空間が比較的小さな（例えば64Kバイ
ト以下）マイクロプロセツサも多く使用されてい
る。

このように直接アクセスできるメモリー空間が
比較的小さなマイクロプロセツサにおいて、プロ
グラム容量がメモリー空間よりも大きい場合に
は、メモリーをバンクとよばれる直接アクセスで
きる複数のメモリー空間に分割して格納し、プロ
グラム上で所望のバンクをアクセスするための
Ｉ／Ｏポートを設定しながらプログラムを実行す
るメモリーバンク方式を採用することが多い。

第５図は、このようなメモリーバンク方式にお
けるメモリー構成の一例を示す概念図である。メ
モリーは、各種の命令が格納される共通エリア
CAと直接アクセスができるメモリー空間を有す
る複数（例えば＃０〜＃ｎのｎ＋１個）のメモリ
ーバンクに分割されたバンクエリアBAの２つの
エリアに分けられている。共通エリアCAには、
バンク切換命令、各メモリーバンクへのジヤンプ
命令、コール命令などのバンク制御プログラムが
格納されている。ここで、バンク切換命令は、あ
る特定のＩ／Ｏポートへメモリーバンクの番号を
ライトする命令である。ターゲツトマイクロプロ
セツサはこのバンク切換命令を実行することによ
り目的のメモリーバンクを選択し、ジヤンプ命令
やコール命令に従つて選択されたメモリーバンク
に格納されているプログラムを実行することにな
る。このように共通エリアにバンク制御プログラ
ムを格納することにより、バンク切換回路の構成
を簡単にすることができることから、一般にこの
ようなメモリー構成がとられている。

ところで、このようなメモリーバンク方式を採
用したマイクロプロセツサシステムのプログラム
のデバツグにあたつては、エミユレータに設けら
れているエミユレーシヨンメモリをバンク単位で
選択的に切換制御する必要がある。

［発明が解決しよとする問題点］ しかし、従来のエミユレータにはエミユレーシ
ヨンメモリをバンク単位で選択的に切換制御する
機能は設けられていないことから１つのバンク内
のプログラムのデバツグしか行えず、複数のバン
クに分割して格納されているプログラムをエミユ
レーシヨン機能を用いて同時にデバツグすること
はできなかつた。

このために、プログラムのデバツグに多大の時
間を要するという欠点がある。

本発明は、このような点に着目してなされたも
のであり、その目的は、比較的簡単な構成で、メ
モリーバンク方式を用いたターゲツトシステムの
複数のメモリーバンクにまたがつて格納されてい
るプログラムのデバツグが同時に行えるエミユレ
ータを提供することにある。

［問題点を解決するための手段］ このような目的を達成する本発明は、直接アク
セスが可能なメモリー空間を有する複数のメモリ
ーバンクに分割格納されたプログラムのエミユレ
ーシヨンを行うエミユレータにおいて、ターゲツ
トマイクロプロセツサのアドレスバス上のアドレ
スとエミユレータ側の中央演算処理部により予め
設定されたＩ／Ｏポートアドレスとが一致したと
きに一致検出パルスを出力するアドレスコンパレ
ータと、アドレスコンパレータから出力される一
致検出パルスに従つてターゲツトマイクロプロセ
ツサのデータバス上のバンクデータをラツチする
バンクラツチと、バンクラツチから出力されるバ
ンクデータおよびターゲツトマイクロプロセツサ
のアドレスバス上のアドレスの一部を入力として
エミユレータ側の中央演算処理部により予め設定
格納された所定のアドレスに変換して出力するア
ドレス変換メモリと、アドレス変換メモリから出
力されるアドレスおよびアドレス変換メモリに加
えられないターゲツトマイクロプロセツサのアド
レスバス上のアドレスに従つてターゲツトマイク
ロプロセツサのデータバス上のデータを格納する
エミユレーシヨンメモリとで構成されたことを特
徴とする。

［実施例］ 以下、図面を用いて本発明の実施例を詳細に説
明する。

第１図は、本発明の一実施例の要部を示すブロ
ツク図である。第１図において、１はターゲツト
マイクロプロセツサである。このターゲツトマイ
クロプロセツサ１のアドレスバスABはアドレス
コンパレータ２に接続されるとともに上位ビツト
部分はアドレス変換メモリ４に接続されて下位ビ
ツト部分はエミユレーシヨンメモリ５のアドレス
の下位ビツト部分の入力端子ALに接続され、デ
ータバスDBはバンクラツチ３に接続されるとと
もにエミユレーシヨンメモリ５のデータ入力端子
DATAに接続されている。６はエミユレータ側
の中央演算処理部（以下CPUという）である。
このCPU６のバスMBは、アドレスコンパレータ
２、アドレス変換メモリ４およびエミユレーシヨ
ンメモリ５に接続されている。アドレスコンパレ
ータ２の出力はバンクラツチ３にクロツクパルス
として加えられている。バンクラツチ３の出力は
アドレス変換メモリ４に加えられている。アドレ
ス変換メモリ４の出力はエミユレーシヨンメモリ
５のアドレスの上位ビツト部分の入力端子AHに
加えられている。なお、アドレス変換メモリ４と
しては、ランダムアクセスメモリ（RAM）が用
いられる。

このように構成された装置の動作について説明
する。

アドレスコンパレータ２には、予めCPU６に
よりメモリーバンクを切り換えるためのＩ／Ｏポ
ートアドレスが格納されている。ターゲツトマイ
クロプロセツサ１のプログラムが共通エリアのバ
ンク切換命令であるＩ／Ｏポートへのライト命令
を実行すると、ターゲツトマイクロプロセツサ１
はアドレスバスABにバンク切換用Ｉ／Ｏポート
アドレスを出力する。この時点において、アドレ
スコンパレータ２に予め格納されているアドレス
データとアドレスバスAB上のアドレスとが一致
することから、アドレスコンパレータ２はバンク
ラツチ３に対してラツチのためのクロツクパルス
を出力する。一方、ターゲツトマイクロプロセツ
サ１は、バンクラツチ３にラツチクロツクパルス
が加えられた時点で、データバスDBにハンク番
号データを出力している。これにより、バンクラ
ツチ３はデータバスDB上のバンク番号データを
ラツチしてそのデータをアドレス変換メモリ４に
出力することになる。第２図はこのようなバンク
ラツチ３の動作のタイミングを示すタイミングチ
ヤートであり、(a)はアドレスバスABのアドレス
の変化を示し、(b)はデータバスDBのデータの変
化を示し、(c)はバンクラツチ３に加えられるラツ
チクロツクパルスを示し、(d)はパンチクラツチ３
の出力を示している。

アドレス変換メモリ４は、バンクラツチ３の出
力データおよびアドレスバスABの上位ビツト部
分のデータをCPU６により予め格納されている
所定のアドレスデータに変換してエミユレーシヨ
ンメモリ５にアドレスの上位ビツト部分として加
える。

第３図および第４図は、アドレス変換メモリ４
の説明図である。第３図では、説明を簡単にする
ために、アドレス変換メモリ４にはバンクラツチ
３の出力データを１ビツトとターゲツトマイクロ
プロセツサ１のアドレスバスABの最上位ビツト
（MSB）１ビツトがＡ１，Ａ０として入力されて
Ｄ１，Ｄ０の２ビツトのアドレスデータに変換さ
れる例を示している。第４図は、第５図の実線に
示すようなメモリーバンクをエミユレーシヨンす
るためのアドレス変換メモリ４のアドレス変換設
定例を示している。すなわち、２ビツトの入力デ
ータＡ１，Ａ０が「０、０」のときには２ビツト
の出力データＤ１，Ｄ０は「０、０」に変換され
てエミユレーシヨンメモリ５のブロツク０を選択
することになり、入力データＡ１，Ａ０が「０、
１」のときには出力データＤ１，Ｄ２は「０、
１」に変換されてエミユレーシヨンメモリ５のブ
ロツク１を選択することになり、入力データＡ
１，Ａ０が「１、０」のときには出力データＤ
１，Ｄ０は「０、０」に変換されてエミユレーシ
ヨンメモリ５のブロツク０を選択することにな
り、入力データＡ１，Ａ０が「１、１」のときに
は出力データＤ１，Ｄ０は「１、０」に変換され
てエミユレーシヨンメモリ５のブロツク２を選択
することになる。また、エミユレーシヨンメモリ
５は４つのブロツクに分割され、そのブロツク容
量はターゲツトシステムのメモリー空間を２分割
した容量に等しくなるように構成されている。

このような構成において、アドレス変換メモリ
４のＡ０入力が「０」の場合、つまりターゲツト
プログラムがターゲツトメモリー空間の前半をア
クセスしている場合には、アドレス変換メモリ４
のＡ１入力が「０」のときも「１」のときもアド
レス変換メモリ４のＤ１，Ｄ０出力がともに
「０」になるように設定されているために、エミ
ユレーシヨンメモリ５のブロツク０の部分がアク
セスされることになる。これにより、ターゲツト
マイクロプロセツサ１がターゲツトメモリー空間
の前半に格納されているプログラムを実行してい
るときにはそのときのメモリーバンクの状態の影
響を受けることなくエミユレーシヨンメモリ５に
格納されているプログラムの一定部分のエミユレ
ーシヨンを実行することができ、第５図の共通エ
リアが実現できる。

一方、ターゲツトプログラムがターゲツトメモ
リー空間の後半をアクセスする場合には、アドレ
ス変換メモリ４のＡ０入力は「１」になる。そし
て、バンクラツチ３の出力データが「０」になつ
てアドレス変換メモリ４のＡ１入力が「０」にな
つた場合、アドレス変換メモリ４のＤ１出力は
「０」になつてＤ０出力は「１」になり、エミユ
レーシヨンメモリ５のブロツク１の部分がアクセ
スされることになる。また、バンクラツチ３の出
力データが「１」になつてアドレス変換メモリ４
のＡ１入力が「１」になつた場合、アドレス変換
メモリ４のＤ１出力は「１」になつてＤ０出力は
「０」になり、エミユレーシヨンメモリ５のブロ
ツク２の部分がアクセスされることになる。これ
により、ターゲツトマイクロプロセツサ１がター
ゲツトメモリー空間の後半に格納されているプロ
グラムを実行しているときにはそのときのメモリ
ーバンクの状態に応じてエミユレーシヨンメモリ
５の異なつたブロツクをアクセスすることにな
り、ターゲツトシステムのメモリーバンクと同様
なメモリー構成のエミユレーシヨンメモリ５が実
現できることになる。

なお、第３図および第４図では、アドレス変換
メモリ４として、説明を簡単にするために、２ビ
ツト入力、２ビツト出力の例を示したが、３ビツ
ト以上の構成であつてもよい。

また、ターゲツトシステムで用いられるメモリ
ーバンクの構成も第５図に限るものではなく、各
種の構成が可能である。

［発明の効果］ 以上説明したように、本発明によれば、比較的
簡単な構成で、メモリーバンク方式を用いたター
ゲツトシステムの複数のメモリーバンクにまたが
つて格納されているプログラムのデバツグが同時
に行えるエミユレータが実現でき、実用上の効果
は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示すブロツ
ク図、第２図は第１図におけるバンクラツチの動
作のタイミングを示すタイミングチヤート、第３
図および第４図は第１図におけるアドレス変換メ
モリの説明図、第５図はメモリーバンク方式にお
けるメモリー構成の概念図である。 １……ターゲツトマイクロプロセツサ、２……
アドレスコンパレータ、３……バンクラツチ、４
……アドレス変換メモリ、５……エミユレーシヨ
ンメモリ、６……エミユレータ側CPU、AB……
アドレスバス、DB……データバス。

Claims (1)

1. 【特許請求の範囲】 １ 直接アクセスが可能なメモリー空間を有する
   複数のメモリーバンクに分割格納されたプログラ
   ムのエミユレーシヨンを行うエミユレータにおい
   て、 ターゲツトマイクロプロセツサのアドレスバス
   上のアドレスとエミユレータ側の中央演算処理部
   により予め設定されたＩ／Ｏポートアドレスとが
   一致したときに一致検出パルスを出力するアドレ
   スコンパレータと、アドレスコンパレータから出
   力される一致検出パルスに従つてターゲツトマイ
   クロプロセツサのデータバス上のバンクデータを
   ラツチするバンクラツチと、バンクラツチから出
   力されるバンクデータおよびターゲツトマイクロ
   プロセツサのアドレスバス上のアドレスの一部を
   入力としてエミユレータ側の中央演算処理部によ
   り予め設定格納された所定のアドレスに変換して
   出力するアドレス変換メモリと、アドレス変換メ
   モリから出力されるアドレスおよびアドレス変換
   メモリに加えられないターゲツトマイクロプロセ
   ツサのアドレスバス上のアドレスに従つてターゲ
   ツトマイクロプロセツサのデータバス上のデータ
   を格納するエミユレーシヨンメモリとで構成され
   たことを特徴とするエミユレータ。