JPH04175928A

JPH04175928A - マイクロプロセッサ

Info

Publication number: JPH04175928A
Application number: JP30241690A
Authority: JP
Inventors: Susumu Narita; 進成田; Tetsuhiko Okada; 岡田　哲彦; Fumio Arakawa; 文男荒川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1992-06-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数の処理ステージを有するマイクロプロセッ
サ、特にその並列処理制御方式に関する。

〔従来の技術〕

従来の処理ステージの並列実行制御については。

「並列計算機構成論」富田眞治著、昭晃堂、１９８８年
、第３５から３７頁（以下、従来技術１と言う）におい
て論じられている。上記従来技術１で論じられている命
令パイプライン方式は、従来の汎用大型計算機、マイク
ロプロセッサなどのあらゆる計算機で用いられている。

また、「２レベルのキャッシュやパイプライン処理の工
夫で速度を上げた大型コンピュータＡ　ＣＯＳ　１５０
０Ｊ馬場征彦他、日経エレクトロニクス、１９８５．７
．１５、ｐｐ２３３−２７９　（以下、従来技術２と言
う）で論じられているように、各種のバイパス機能を用
いてパイプラインの乱れを抑制する工夫がなされている
。

〔発明が解決しようとする課題〕

上記従来技術１は、計算機に与えられる命令はほぼ全部
の処理ステージを使用することを想定しており、かつ簡
単な制御回路を採用している。この命令パイプライン方
式の利点は、制御回路が小さく簡単な点にある。

しかし実際には各命令が使用しない処理ステージの割合
も多く、その場合には各処理ステージの無駄な時間にな
っていた。

上記従来技術２は、ロード命令、演算命令、ストア命令
を連続して実行するときに生ずるパイプラインの乱れを
押さえるために、特別なデータ転送経路を設けている。

しかしこの転送経路は使用されるケースはごく限られて
いる。また、パイプラインの乱れの抑制はできても、短
縮はできない。

すなわち、１命令当たり１サイクルを要するとすれば、
３命令で最低でも３サイクルかかる。

本発明の目的は、この無駄時間を減少させ、効率的に各
処理ステージを制御することによって、命令実行を高速
化することにある。

本発明によれば、３命令を３サイクル以下の時間で実行
することが可能となる。

〔課題を解決するための手段〕

上記目的を解決するために、命令コードまたはそのデコ
ード結果から各処理ステージの使用の有無を示す情報を
得、さらにその情報を複数の命令についてバッファリン
グし、その情報を用いて各処理ステージを経ずにデータ
を転送できるように、転送経路を独立に設けた。

〔作用〕

上記目的を達成するためには、処理ステージの使用の有
無に関する情報（以下、ステージ使用情報と略す）を、
複数の命令についてバッファリングしなければならない
。そのため、命令デコーダは命令からステージ使用情報
を高速に抽出（デコード）する必要がある。あるいは別
の解決方法として、あらかじめ命令コード中にステージ
使用情報を埋め込んでおくこともできる。いずれかの方
法によって得られたステージ使用情報は一時的にバッフ
ァリングされる。

バッファリングされたステージ使用情報は、専用回路を
用いて高速に解析される。解析の結果は各命令の具体的
なステージ制御情報と結ぶ付けられ、結局へのサイクル
で実行可能な全ての処理ステージの制御情報が得られる
。従来の命令パイプライン方式と異なり、ステージ使用
情報を用いて処理のスケジューリングを行なっているた
め、各処理ステージを効率良く動作させることができる
。

〔実施例〕

以下、第１図のマイクロプロセッサを用いて、本発明の
一実施例を説明する。

第１図に示すようにマイクロプロセッサ１は、次の７つ
のブロック、すなわち、命令読出部２゜命令解読部３．
アドレス計算部４．オペランドフェッチ部５．演算部６
．オペランドストア部７゜入出力部８で構成される。こ
のマイクロプロセッサ１は一個のＶＬＳＩチップ内に収
められており、チップ外とは、アドレス信号線１３．デ
ータ信号線１４．制御信号線１５で接続されている。

命令やデータは、チップ外部のメモリから、外部信号線
１３，１４．１５を用いて取り込まる。

取り込まれた命令は入出力部８から信号線９を介して、
命令続出部２に送られる。命令読出部２でバッファされ
た命令は、信号線１０を介して命令解読部３に送られる
。命令解読部３では命令の解読が行なわれ、信号線１１
を介して、アドレス計算部４．オペランドフェッチ部５
．演算部６．オペランドストア部７の制御信号が送られ
る。また、各ブロック４，５，６．７から命令解読部３
には同じく信号線１１を介して応答がなされる。各ブロ
ック４，５，６．７および入出力部８は処理内容に応じ
て種々のデータを交換するが、第１図中では信号１２と
して簡略化して示した。

従来のマイクロプロセッサは、第１２図のような構成で
あり、アドレス計算部、オペランドフェッチ部、演算部
、オペランドストア部が直列に並び、パイプライン方式
で制御されていた。

本発明の場合、これらのブロックは第１図に示すように
並列に接続され、命令解読部３がこれらの処理を制御す
る。パイプライン方式に比べて、本発明の制御方式は、
制御回路が複雑になるが、処理の並列度を高めることが
可能である。その効果については第１３図を用いて後述
する。

第２図は、第１図中の命令解析部３の詳細な構成図であ
る。命令解析部３は、命令デコーダ２０゜マイクロＲＯ
Ｍ２１．命令アドレス発生器２２゜デコード情報バッフ
ァ（以下、ＤＩＢと略す）２３を内部にもつ。

命令解析部３には信号線１ｏを介して命令が入力される
。入力された命令は命令デコーダ２０でデコードされ２
デコード結果のうち、他のブロック４，５，６．７への
制御情報は、信号線２４゜セレクタ３０．信号線３１を
介してＤＩＢ２３に入力される。

デコード結果のうち、マイクロアドレスは信号線２５．
セレクタ２８．信号線２９を介してマイクロＲＯＭ２１
に入力される。

マイクロＲＯＭ２１からの出力のうち、他のブロック４
，５，６．７への制御情報は、信号線２６、セレクタ３
０．信号線３１を介してＤＩＢ２３に入力される。

また、マイクロＲＯＭ２１からの出力のうち、マイクロ
アドレスは信号線２７．セレクタ２８、信号１１！２９
を介して再びマイクロＲＯＭ２１に入力される。

さらにまた、命令アドレス発生器２２では、命令アドレ
スが生成され、信号線３２を介してＤＩＢ２３に入力さ
れる。

ＤＩＢ２３ではデコード情報と命令アドレスのバッファ
リングがなされ、信号１１−１を介してステージ別制御
情報が出力され、信号１１−２を介して命令アドレスが
出力され、他のブロック４゜５．６．７から信号１１−
３を介してステージ別応答信号が入力される。

命令アドレス１１−２は、アドレス計算部４に送られる
。また、信号１１−１と１１−２は他のブロック４，５
，６．７と接続されている。マイクロＲＯＭ２１は命令
デコーダ２ｏの処理を補助する役割を持つ。

本発明ではマイクロＲＯＭの使用は本質的ではないので
、詳細な説明は省略する。

命令解読部３では、次々に入力される命令１０を命令デ
コーダ２０でデコードする。また同時にそれらの命令の
命令アドレスを命令アドレス発生器２２で生成する。そ
うして得られた、命令のデコート情報３１と命令アドレ
ス３２は、ＤＩＲにおいてバッファリングされる。ＤＩ
Ｒには複数の命令のデコード情報及び命令アドレスを保
持でき、それらの内で並列に実行可能な処理がＩｕＢ中
で見出され、ステージ別制御情報１１−１として出力さ
れる。ステージ別応答信号１１−３は制御信号１１−１
を用いて行われた実行要求に対する応答信号である。命
令アドレス１１−２はアドレス計算部４においてアドレ
ス計算に使用される。

第３図は、第２図中のＤＩＢ２３の詳細な構成図である
。ＤＩＢ２３は、ＤＩＲポインタ部４０（以下、ＤＩＢ
Ｐと略す）、ステージ制御テーブル４２（以下、ＳＣＴ
と略す）、レジスタ・フンフリクト・チエツク回路４３
（以下、ＲＣＣと略す）、デコード情報テーブル４４（
以下、ＤＩＴと略す）、プログラム・カウンタ・テーブ
ル４５（以下、ｐｃと略す）、ＤＩＢ制御部４７（以下
、ＤｒＢＣと略す）から成る。

ＤＩＢ２３への入力信号線３１は、ステージ制御信号３
１−１、ストア・レジスタ信号３１−２゜ステージ別制
御信号３１−３に別れて、それぞれ５ＣＴ４２．ＲＣＣ
４３，ＤＩＴ４４に入力される。命令アドレス３２は、
ＰＣ４５に入力される。

ＤＩＢＰ４０．５ＣＴ４２．ＲＣＣ４３，ＤＩＴ４４゜
ＰＣ４５はすべて８つのカラムから構成される。

これら８つのカラムは後述するように縦横に接続されて
いる。その接続の基本となる信号が、ＤＩＢＰ４０から
出力される、各５本の信号線４１−１から４１−８であ
る。ＤＩＢＣ４７には、ＳＣＴからのステージ制御信号
４６、他のブロック４，５，６゜７からのステージ別応
答信号１１−３が入力され、ＤＩＢＰ４０の制御信号４
８が出力される。また、ＤＩＴ４４からはステージ別制
御信号１１−１が出力され、ＰＣ４５からは命令アドレ
ス信号１１−２が出力される。

以下、第４図、第５図、第６図、第７図は第３図中のブ
ロックＤＩＢＰ、ＳＣＴ、ＲＣＣ，ＤＩＴ。

ｐｃの詳細説明図である。ＳＣＴ、ＲＣＣ，ＤＩＴ。

ＰＣは、８つのカラムで構成されており、デコード情報
３１及び命令アドレス３２を各８個保持できる。ＤＩＴ
に保持したデコード情報とＰＣに保持した命令アドレス
は、ＳＣＴすなわち４０とＤＩＲ制御回路（以下、ＤＩ
ＢＣと略す）すなわち４７と、ＤＩＲポインタ（以下、
ＤＩＢＰと略す）の制御に従い、８つのカラム中のいず
れかに保持しているデータを信号１１−１．１１−２と
して出力する。

レジスタ・コンフリクト・チエツク回路４３（以下、Ｒ
ＣＣと略す）は、データの整合性を保証するために、レ
ジスタのコンフリクトを検出する回路である。

例えばレジスタＲＯの値を書き換える命令と、レジスタ
ＲＯを読み呂す必要がある命令の処理を並列に実行しよ
うとしている場合を想定する。

ＲＯを読み出す命令がＲＯを更新する命令よりも、プロ
グラム中で先行している場合、まずＲＯが読み出されて
その後に更新されなければならない。

逆にＲＯを更新する命令がＲＯを読みだす命令に先行し
ている場合、まずＲＯが更新されその後に、更新後の値
が読みだされなければならない。マイクロプロセッサ内
で複数の命令を並列に処理する場合には、このようにレ
ジスタのコンフリクトをチエツクし、データの整合性を
保証する必要がある。ＲＣＣはそのチエツクを行う回路
である。

第４図は、第３図中のＤＩＢＰすなわち４ｏの詳細な構
成図である。ＤＩＢＰ４０は、ＤＩＢＰＯ（８つのカラ
ムを区別するため、Ｏから７の識別番号をつける。以下
、ＳＣＴ、ＲＣＣ，ＤＩＴ、ＰＣにおいても同様である
。この際例えば、ＤＩＢＰ４０−Ｏとはせず、省略形と
してＤＩＢＰＯと記す。）すなわち４００から、ＤＩＢ
Ｐ７すなわち４０７までの８つのブロックで構成されて
いる。ＤＩＢＰＯから７の各ブロックからは５本の信号
Ｐｉｄ。

Ｐｃａ、Ｐｏｆ、Ｐｅｘ、Ｐｓがそれぞれ出力される。

たとえばＤＩＢＰＯからは、ＰｉｄＯすなわち４１−１
−１．ＰｃａＯすなわち４１−１−２、ＰｏｆＯすなわ
ち４１−１−３．ＰｅｘＯすなわち４１−１−４．Ｐｓ
すなわち４１−１−５の５本が出力される。ＤＩＢＰ４
０はＤＩＢＣ４７からの制御信号４８により制御される
。

第５図は第３図中の５ＣＴ４２の詳細な構成図である。

５ＣＴ４２もＤＩＢＰ４０と同様に５ＣＴＯすなわち４
２０から、５ＣＴ７すなわち４２７までの８つのブロッ
クで構成される。各ブロックは［ＩＩＢＰ４０から出力
された５本の信号線（例えば５ＣＴＯすなわち４２０の
場合には、４１−１−１から４１−４−５の５本）が通
っている。また、デコード情報信号３１−１が８つのブ
ロックに共通に入力される。デコード情報信号３１−１
への出力ゲートはすべてトライステートになっており、
信号出力の衝突が回避されている。５ＣＴ４２からの出
力信号４６−１から４６−５は、入力信号３１−１−１
から３１−１−５と同一の信号線であるが、５ＣＴ４０
に入力される場合と出力される場合を区別するために別
の信号名としている。

５ＣＴＯすなわち４２０から、５ＣＴ７すなわち４２７
までの８つのブロックの各々には、１ビットのラッチが
４つずつある。

例えば５ＣＴＯすなわち４２０には、４２８−１から４
２８−４までの４つのラッチがある。これらのラッチは
すべて、Ｐｉｄがアサートされたときに値が書き込まれ
る、例えばラッチ４２８−１の場合、ＰｉｄＯすなわち
４１−１−１がアサートされたときに信号３１−１−１
の値が書き込まれ、ＰｃａＯすなわち４１−１−２がア
サートされたときに信号３１−１−１にラッチ４２８−
１に保持されている値が出力される。以下同様に、ラッ
チ４２８−２，４２８−３，４２８−４は５ＰｉｄＯす
なわち４１−１−１がアサートされたときに書き込みが
行なわれ、それぞれＰｏｆＯすなわち４１−１−３．Ｐ
ｅｘＯすなわち４１−１−４．ＰｓＯすなわち４１−１
−５がアサートされたときに読み出しが行なわれる。尚
、５ＣＴＩすなわち４２１から、５ＣＴ７すなわち４２
７までは、５ＣＴＯすなわち４２０と同一の構造である
。

第６図は、第３図中のＲＣＣ４３の詳細な構成図である
。ＲＣＣ４３もまた、ＲＣＣＯすなわち４３０から、Ｒ
ＣＣ７すなわち４３７までの８つのブロックで構成され
ている。８つのブロックの各々には５ＣＴ４２と同様に
、ＤＩＢＰ４０から出力された５本の信号線が通過して
いる。例えば、ＲＣＣＯすなわち４３０の場合、４１、
−１−１から４１−１−５までの５本が通っている。ま
た、第３図中のＤＩＴ４４から信号ＲＲＯ（すなわち４
４５）。

ＲＲＩ　（すなわち４４６）が入力され、同じくＤ　Ｉ
　Ｔ　４４　ニ対シテ信号ＲＣＯ（すナワち４４７）が
出力される。ＲＣＣＯすなわち４３０から、ＲＣＣ７す
なわち４３７までの各ブロックは、同一の構造である。

以下、ＲＣＣＯすなわち４３０について説明する。ＲＣ
ＣＯすなわち４３０は、５ビットレジスタ１つと、８つ
の５ビット−数比較器で構成される。５ビットレジスタ
４３８は、ＰｉｄＯすなわち４１−１−１がアサートさ
れたときに信号線３１−２の値が書き込まれる。レジス
タ４３８に保持されている値は、常に８つの一致比較器
４３９−１から４３９−８に入力される。−数比較器の
もう一方の入力は、８つのブロックを通過する信号線か
ら行なわれる。

例えば−数比較器４３９−１の場合、信号線４４１から
の値が入力される。信号線４４１には、ＲＲＯＯすナワ
ち４４６を始め、ＲＲＩＯ，−。

ＲＲ７０と、８つの信号線がトライステート・ゲートを
介して接続されている。すなわち、信号線４４１にはＲ
ＲＯＯからＲＲ７０までのいずれか一つの信号の値がの
る。−数比較器の出力は、入力と同様にトライステート
・ゲートを介して出力される。例えば−数比較器４３９
−１の場合、比較結果はトライステート・ゲートを介し
て信号線４４３に出力される。そしてさらに、信号ｇ４
４３と信号線４４４の値はゲート４４８において論理和
がとられる。ゲート４４８の出力はさらにトライステー
ト・ゲートを介して、信号線ＲＣＯすなわち４４７へと
送られる。

第７図は、第３図中のＤＩＴ４４とＰＣ４５の詳細な構
成図である。ＤＩＴ４４とＰＣ４５もまた、ＤＩＴＯ，
ＰＣＯすなわち４６０から、ＤＩＴ７　。

ＰＣ７すなわち５３０までの８つのブロックで構成され
ている。８つのブロックは同一構造である。

以下ではＤＩＴＯ，ＰＣＯすなわち４６０について説明
する。

ＤＩＴＯ，ＰＣＯすなわち４６０　ニは、ＤＩＢＰ４０
から出力された信号線４１−１−１から４１−１−５の
他に、ＲＣＣ４３から出力された信号線４４７、信号線
３１−３を介してステージ別制御情報、信号線４９を介
して命令アドレスが、それぞれ入力される。

また、信号線ＲＲＯＯすなわち４４５と信号線ＲＲＯＩ
すなわち４４６が、ＲＣＣ４３に対して出力される。信
号線３１−３と信号線４９は、８つのブロックを通過し
て、ＤＩＴ、ＰＣすなわち４４．４５から出力されても
いる。信号線３１−３と信号線１１−１および、信号線
４９と信号線１１−２は同一の信号線であるが、入力と
出力を区別するために別の信号名としている。尚、信号
ｇＩＬ−１−５から１１−１−８は、出力のみの信号線
である。ＤＩＴＯ，ＰＣＯすなわち４６０から、ＤＩＴ
７．ＰＣ７すなわち５３０までの８つのブロックはすべ
て同一の構想である。

以下、ＤＩＴＯ，ＰＣＯすなわち４６０について説明す
る。ＤＩＴＯ，ＰＣＯすなわち４６０には、４６１から
４６５までの５つのラッチがある。

このうち４６１から４６４までのラッチは、ステージ別
制御情報を保持する。ラッチ４６５は、命令アドレスを
保持する。

さらに言えば、ラッチ４６１はアドレス計算部４の制御
情報を保持し、ラッチ４６２はオペランドフェッチ部５
の制御情報を保持し、ラッチ４６３は演算部６の制御情
報を保持し、ラッチ４６４はオペランドストア部７の制
御情報を保持する。

各ラッチのビット幅は、マイクロプロセッサ固有のもの
であり、本実施例ではこれを限定しない。

ラッチ４６１から４６５は全て、信号１ｉＰｉｄｏすな
わち４１−１−１がアサートされたときに書き込みが行
なわれる。書き込まれる値は、ラッチ４６１から４６５
のそれぞれについて、信号線３１−３−１．３１−３−
２．３１−３−３゜３１−３−４．４９の値である。

読み出しは、同じく４６１から４６５の各ラッチについ
て、信号線４１−１−１から４１−１−５のそれぞれが
アサートされたときに行なわれる。

出力光は、ラッチ４６１の場合、信号線４４５゜４４６
．４４７．３１−３−１およびゲート４６６である。ゲ
ート４６６への出力を除いて他は全て、トライステート
・ゲートを介して出力が行なわれる。ここに、信号線４
４５，４４６は各５ビットの信号線である。これらの値
は、ラッチ４６１の値を読み出す際に、やはり信号線１
１−１−１の一部の信号線に出力される。ラッチ４６２
から４６４は、ラッチ４６１と同一の構造である。また
、ラッチ４６５は、もう少し簡単な構造であり、ラッチ
４６１と比べて、信号線４４５，４４６、およびアンド
・ゲートへの出力がない。

続いて第８図から第１１図のフロー・チャートを用いて
、処理の流れを説明する。

第８図は、ＤＩＲ２３への書き込み処理のフローを示し
ている。まず、ステップ８１において。

命令デコード処理が終了したかどうかを判断する。

ここで言う命令デコード処理とは、命令デコーダ２０又
はマイクロＲＯＭ２１でのデコートのことを言う。デコ
ート結果は、信号線３１を介してＤＩＢ２３に入力され
る。命令デコードを完了していた場合、処理はステップ
８２に移行する。命令デコードを完了していなかった場
合、処理はステップ８５に移行し、書き込み処理を終了
する６ステツプ８２では、ＤＩＢ２３に空きがあって、
書き込みが可能かどうかを判断する。ＤＩＢ２３へのデ
コード結果の書き込みは、カラム毎に行なう。ＤＩＢ２
３には８つのカラムがあるため、最大８個のデコード結
果を保持することができる。

ＤＩＢ２３に空きがあるか否かの判断は、ＤＩＢＰ４０
において行なわれる。ＤＩＢ２３に空きがある場合には
ステップ８３に処理を移行し、空きがない場合には書き
込み処理を終了する。

続いてステップ８３では、ポインタＰｉｄの更新を行な
う。信号線Ｐｉｄは、第４図に示されているように、Ｐ
ｉｃｌＯすなわち４１−１−１からＰｉｄ７すなわち４
１−８−１までの８本がある。

４１−１−１から４１−８−１の８本の信号は、常にど
れか１本の信号だけがアサートされる。以下、そのアサ
ートされた信号線ＰｉｄをポインタＰｉｄと呼び、ポイ
ンタＰｉｄがあるカラムでアサートされることをそのカ
ラムを指していると呼ぶことにする。ステップ８３では
、ポインタＰｉｄを一つ進め、ステップ８４に移行する
。

ステップ８４では、Ｐｉｄの指示するカラムに、デコー
ド情報の書き込みを行なう。ポインタＰｉｄはＤＩＢＰ
４０にその値が保持されているが、書き込み時を除いて
は、他のブロックすなわち５ＣＴ４２やＲＣＣ４３など
に対してＰｉｄの出力は行なわない。ステップ８４にお
いて初めてポインタＰｉｄの値が出力され、書き込みが
行なわれる６書き込みが行なわれるデコード情報につい
て、再び第５図から第７図を用いて簡単に説明する。

ポインタＰｉｄＯすなわち信号８！４１−１−１がアサ
ートされ、カラムＯに書き込みが行なわれる場合につい
て説明する。５ＣＴＯ内の４つのラッチ４２８−１から
４２８−４には、信号線３１−１−１から３ｌ−１＝４
の値が書き込まれる。

信号線３１−１−１から３１−１−４は、各１ビットの
信号であり、ステージ制御情報である。各信号は、デコ
ードされた命令が、その実行時に処理部４から７のいず
れを使用するかどうかを示している。その命令がその処
理部（ステージ）を使用する場合には１．使用しない場
合には０が信号線に出力される。

信号［３１−１−１から３１−１−４は順に、アドレス
計算部４．オペランドフェッチ部５．演算部６．オペラ
ンドストア部７の使用の有無を示す値がのる。

例えばある命令がデコードされ、その命令がアドレス計
算部４とオペランドストア部７を使用し。

他の二つの処理部を使用しない場合には、信号線３１−
１−１から３１−１−４の値は、１００１となる。そし
て書き込みの結果、ラッチ４２８−１から４２８−４が
保持する値も、１００１となる。

またとなりのブロックＲＣＣＯでは、信号線３１−２の
値がラッチ４３８に書き込まれる。信量線３１−２にの
る値は、そのデコードされた命令が実行の最後で更新す
るレジスタの番号である。

さらにとなりのブロックであるＤＩＴＯ，ＰＣすなわち
４６０では、信号線３１−３−１から３１−３−４およ
び信号ｇ４９の値がラッチ４６１から４６５に書き込ま
れる。信号線３１−３−１から３１−３−４はそれぞれ
、アドレス計算部４゜オペランドフェッチ部５．演算部
６．オペランドストア部７の制御信号である。これらの
制御情報は一度これらのラッチに保持され、タイミング
を合わせて効率良く出力されることになる。ラッチ４６
５には信号線４９にのった命令アドレスが書き込まれる
。この命令アドレスは、書き込まれた命令の先頭アドレ
スである。以上のようにして、ＤＩＢ２３に書き込み処
理が行なわれる。

第９図は、ＤＩＢ２３からの読み出し処理のフローを示
している。まず、ステップ９１において、Ｓ　ＣＴ　４
２　、　ＤＩＢＣ４７，ＤＩＢＰ４０を用いてポインタ
Ｐｅａ、Ｐｏｆ、Ｐｅｘ、Ｐｓを更新する。

この処理については第１０図を用いて後述する。

続いてステップ９２において、レジスタ・コンフリクト
・チエツクを行なう。レジスタ・コンフリクト・チエツ
クとは、レジスタの値の書き込みと読み出しの順序が正
しく行なわれるためになされる検査である。本実施例の
場合には、ＲＣＣ４３とＤＩＢ４４を用いて行なわれる
。

詳細は第１１図を用いて後述する。ステップ９２で行な
ったレジスタ・コンフリクト・チエツクの結果は、ステ
ージ別にステップ９３で判断される。

レジスタ・コンフリクトが起こっていない場合には処理
はステップ９４に移行し、起こっている場合には処理は
ステップ９５に移行する。ステップ９４では、ステージ
別に、ポインタの指示するカラムからステージ別制御情
報と命令アドレスが読み出される。

ステップ９５では、ステージ別出力情報と命令アドレス
の前出力値が保持される。

読み出される情報について、再び第５図から第７図を用
いて説明する。

読み出しはステージ別、すなわち処理部４，５゜６．７
について並列に処理される。４つの処理部に関する読み
出し動作はほぼ同一なので、アドレス計算部４について
のみ説明する。アドレス計算部４を制御する情報の読み
出しは、ポインタＰｅａによって指示される。すなわち
、ポインタＰｉｄと同様に、ポインタＰｅａもまた８本
（４１−１−２から４ｌ−８−２）のうち−本のみがア
サートされ、それによって読み比すべき制御情報のはい
っているカラムが指示される。ポインタＰｉｄと異なる
のは、ポインタＰｅａの場合、常に８本のうちいずれか
１本がアサートされている点である。

たとえばＰｃａＯすなわち４１−１−２がアサートされ
ており、カラム０からアドレス計算部４の制御情報が読
み出される場合について説明する。

まず、ＰｃａＯすなわち信号線４１−１−１がアサート
されると、５ＣＴＯすなわち４２０内のラッチ４２８−
１の値が、信号線４６−１に出力される。この信号４６
−１はＤＩＢＣ４７に入力され、ステップ９１と９４で
使用される。また、第７図のＤＩＴＯにおいては、Ｐｃ
ａＯのアサートによって、ラッチ４６１の値が信号線１
１−１−５に出力される。また、ラッチ４６１からゲー
ト４６６に対して、１ビットの信号が出力される。この
信号は、ラッチ４２８−１　（第５図）に保持されてい
る値のコピーであり、アドレス計算部４の使用の有無が
示されている。この信号はさらに信号ＲＣＯすなわち４
４７と論理積がとられ、その結果が信号線１１−１−１
に出力される。信号線１１−１−１の値が１の場合、ア
ドレス計算部４は信号線１１−１−５にのっている制御
情報にしたがって動作し、出力値を更新する。また値が
０の場合、前出力値を保持する。

以上の処理は他のステージすなわちオペランドフェッチ
部５．演算部６．オペランドストア部７についても同様
である。尚、命令アドレス１１−２は、ポインタＰｓに
したがって出力される。

第１０図は、第９図のステップ９１の処理をさらに詳細
に示したフロー°チャートである・各ポインタすなわち
Ｐｃａ、Ｐｏｆ、ＰｅｘｖＰｓの更新は次のように行な
われる。ステップ９１の処理はステージ別に行なわれる
が、その処理はほぼ同一である。そこでアドレス計算部
４の制御情報の読み出し位置を指示するポインタである
、Ｐｃａについてのみ説明する。まず、ステップ１０１
において、アドレス計算部４の現在処理中の処理が終了
したか否かを判断する。

もし処理が終了しており、アドレス計算部４を使用する
ことが可能な状態にあれば、ステップ１０２に移行する
。処理がまだ終了していなければ、ステップ１０５に移
行し、ポインタの更新は行なわない。

ステップ１０２では、ポインタを−っ進めることが可能
かどうかをチエツクする。前のステージのポインタ、す
なわちポインタＰｓの前がＰｅｘ。

Ｆａｘの前がＰｏｆ、Ｐｏｆの前がＰ　ｃ　ａ　、　Ｐ
ｅａの前がＰｉｄである。また、Ｐｉｄの前がＰｓでも
ある。これらのポインタは同一のカラムを指すことはで
きるが、前のポインタを追い越すことばできない。この
チエツクをステップ１０２で行なう。その結果、ポイン
タ更新が可能であればステップ１０３へ、そうでなけれ
ばステップ１０５へ処理を移行する。

ステップ１０３では、ポインタＰｅａを一つ進める。そ
してさらにステップ１０４に移行する。

ステップ１０４では、Ｐｃａによって指示されているカ
ラムの５ＣＴ４２内のステージ制御情報を読む。例えば
Ｐｃａが一つ進められて、ＰｃａＯすなわち４１−１−
２がアサートされた場合を想定する。その場合、ラッチ
４２８−１の値が信号線４６−１を介して読み出される
。信号線４６−１はＤＩＢＣ４６に入力される。このと
き、信号線４６−１の値が１であれば、処理はステップ
１０５に移行し、第９図のステップ９１の処理は終了す
る。

逆に信号線４６−１の値がＯであった場合には。

処理は再びステップ１０２に戻る。このようにして、信
号線４６−１の値を１にするようなカラム位置までポイ
ンタが進められる（もちろんＤＩＲに最も最後に入れら
れた命令を越えてはポインタを更新しない）。第１０図
で示した処理すなわち第９図のステップ９１の処理は、
専用の回路を用意することで高速に処理する。第４図、
第５図はその一部を示している。

第１１図は、第９図のステップ９２の処理をさらに詳細
に示したフロー・チャートである。ステップ９１で更新
されたポインタは、大抵の場合処理可能な、ステージ別
制御情報の位置を示しているが、前述のレジスタ・コン
フリクト・チエツクを行なう必要がある。まず、ステッ
プ１１１で、そのポインタの指示するカラムからポイン
タＰｓの指示するカラムまでの範囲のストア・レジスタ
番号（ＲＣＣ内のレジスタに保持されている）と、その
ステージで読み出すレジスタ番号の一致比較を行なう。

この処理は複雑であるので、第６図、第７図を用いて説
明する。状況としては、ＤＩＴＯすなわち４６０内のア
ドレス計算部制御情報を保持しているラッチ４６１から
読み出しを行ない、がっその読み出した制御情報に対し
てレジスタ・コンフリクト・チエツクを行なう場合を想
定する。他のステージすなわち、オペランドフェッチ部
５．演算部６．オペランドストア部７の制御情報の読み
出しとレジスタ・コンフリクト・チエツクの動作はこれ
と同様なので、説明は省く。これら４つのステージにつ
いてのレジスタ・コンフリクト・チエツクは全て同時に
行なわれる。まず、ラッチ４６１から信号線ＲＲＯＯと
ＲＲＯＩすなわち４４５．４４６に、ラッチ４６１に保
持された制御情報を実行する場合に読み出されるレジス
タの番号が２つ出力される。これら信号線４４５゜４４
６はＲＣＣ４３に入力される。入力された信号線４４５
，４４６（７）値は、ＲＣＣＯすなわち４３０内で、信
号１ｉＡ４４１，４４２に出力される（ここで信号線４
４５，４４６は他の信号線にもトライステート・ゲート
を介して接続されているが、それらの信号線には出力を
行なわない。この制御は、ポインタＰｃａ、Ｐｓを用い
てＲＣＣ４３内で行なわれる。）。これによって−数比
較器４３９−１，４３９−２の入力がそろい、値の比較
が行なわれる。また、−数比較器４３９−１，４３９−
２と同様の処理が、ＲＣＣＩすなわち４３１からＲＣＣ
７すなわち４３７までのブロック内にある残り１４個の
一致比較器でも行なわれる。これら１６個の一致比較器
の一方の入力は、信号線４４１又は４４２の値である。

比較のもう一方は例えば−数比較器４３９−１の場合、
ラッチ４３８に保持された、ストア・レジスタ番号であ
る。ここでさらに、第１１図ステップ１１１で言うとこ
ろの範囲の指定が行なわれる。具体的には、ポインタＰ
ｓとポインタＰｅａで挟まれた範囲で、−致比較を行な
う。この制御はＲＣＣ４３内で行なわれる。前記１６個
の一致比較器のうち、この範囲内にありかつ、値が一致
した比較器は、信号線４４３又は４４４にその値を出力
する。信号線４４３上ではこのようにして、８個の一致
比較の結果の論理和がとられる。その値はさらにゲート
４４８において論理和がとられ、信号線ＲＣＯすなわち
４４７を介して、ＤＩＴ、ＰＣすなわち４４．４５に戻
される。結局、信号線ＲＣＯの値がラッチ４６１に保持
された制御情報がレジスタ・コンフリクトを起こしてい
るかどうかの判定結果となる。この処理が、第１１図の
ステップ１１２および１１３，１１４である。レジスタ
・コンフリクト信号ＲＣＯすなわち４４７の値が１の場
合、レジスタ・コンフリクトを起こしており、値がＯの
場合、レジスタ・コンフリクトを起こしていないことを
示している。信号線４４７はゲート４６６に入力され、
その否定値がラッチ４６１中の１ビットと論理積がとら
れる。ラッチ４６１中の１ビットは、そこに保持された
制御情報が有効であるか否かを示しているため、結局ゲ
ート４６６の出力はラッチ４６１の制御情報にしたがっ
て、アドレス計算部４が動作すべきか否かを示す、ポイ
ンタＰｃａの指示にしたがって、ラッチ４６１の値とゲ
ート４６６の出力が、それぞれ信号線１１−１−５と１
１−１−１に出力される。信号線１１−１−１の値が１
の場合、アドレス計算部４は制御信号１１−１−５にし
たがって動作し、出力値を更新する。信号線１１−１−
１の値が０の場合。

アドレス計算部４は前出力値を保持する。以上のように
して、第９図のステップ９２からステップ９６までの処
理が実行される。

次に第１図に示した本実施例と、第１２図に示すような
従来のマイクロプロセッサの構成について、簡単な比較
を行なう。第１２図は、パイプライン処理を行なう、従
来のマイクロプロセッサの構成図である。マイクロプロ
セッサ１２０は、第１図の構成と比べて、アドレス計算
部１２３．オペランドフェッチ部１２４．演算部１２５
．オペランドストア部１２６が直列に接続されている点
が異なる。命令の実行タイミングにもこの構造がそのま
ま反映される。すなわち、第１図のマイクロプロセッサ
においては４つの処理部がより複雑に接続されているた
めに、これらの処理部をより効率的に動作させうる。こ
れを達成させるのが。

本発明で言うところのＤＩＲ（デコード情報バッファ）
である、第１３図を用いてその効果を示す。

第１３図ａは、二つの命令ＡとＢのデコード情報（第３
図の信号３ｌ−１）が、それぞれ１１００と００１１で
あることを示している。このような二つの命令を、交互
に連続してＡＢＡＢＡＢＡＢ・・・と実行させる。この
実行の様子を、第１２図のマイクロプロセッサについて
示したのが第１３図す。

第１図のマイクロプロセッサについて示したのが第１３
図Ｃである。第１３図す、ｃともに横軸は時間、縦軸は
４つの処理ステージをとっである。

第１３図すに示すように、第１図のマイクロプロセッサ
では、まず命令Ａがアドレス計算部１２３（ＣＡ）で処
理される。次の時点では命令Ａはオペランドフェッチ部
１２４で処理され、同時に命令Ｂがアドレス計算部１２
３で処理される。以下同様に、一つずつタイミングをず
らしながら、命令が順に処理されていく、このようなパ
イプライン処理には、制御が容易であるという利点もあ
るために、従来用いられてきた。しかしながら、命令に
よっては例えばアドレス計算を行なわないものもあるに
もかかわらず、パイプライン処理の場合には必ずアドレ
ス計算部１２３を使用する。命令Ａの場合には、第１３
図ａに示されているように、アドレス計算とオペランド
フェッチは行なわない。つまり、第１３図すに斜線で示
した部分の処理は、実は無駄な処理である。同じ命令列
を第１図のマイクロプロセッサに実行させた結果が、第
１３図Ｃである。第１３図すと比べると斜線を施した無
駄な処理がなくなり、高速に実行されていることがわか
る。

〔発明の効果〕

本発明によれば、マイクロプロセッサの処理が高速化で
きる。具体的には、従来のパイプライン処理では１命令
あたり１サイクルを必要としていたものが、本発明によ
れば１命令あたり１サイクル以下で実行できるようにな
る。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプロセッサの構成
図であり、第２図は第１図中の命令解析部３の詳細な構
成図であり、°第３図は第２図中のＤＩＢ２３の詳細な
構成図であり、第４図は第３図中のＤＩＢＰ４０の詳細
な構成図であり、第５図は第３図中の５ＣＴ４２の詳細
な構成図であり、第６図は第３図中のＲＣＣ４３の詳細
な構成図であり、第７図は第３図中のＤＩＴ４４とＰＣ
４５の詳細な構成図であり、第８図はＤＩＢ２３への書
き込み処理のフローチャートであり、第９図はＤＩＢ２
３からの読み出し処理のフローチャートであり、第１ｏ
図は第９図のステップ９１の処理をさらに詳細に示した
フローチャートであり、第１１図は第９図のステップ９
２の処理をさらに詳細に示したフローチャートであり、
第１２図はパイプライン処理方式を用いた従来のマイク
ロプロセッサの一構成図であり、第１３図は第１２図の
マイクロプロセッサと第１図のマイクロプロセッサで同
一の命令列を実行した際の処理の流れを比較した図であ
る。１・・・マイクロプロセッサ、２・・・命令読出部、３
・・・命令解読部、４・・・アドレス計算部、５・・・
オペランドフェッチ部、６・・・演算部、７・・・オペ
ランドストア部、２０・・・命令デコーダ、２１・・・
マイクロＲＯＭ。２３・・・ＤＩＢ　（デコード情報バッファ）、４０・
・・ＤＩＢＰ　（デコード情報バッファポインタ）、４
２・・・ＳＣＴ　（ステージ制御テーブル）、４３・・
・ＲＣＣ（レジスタコンフリクトチエツク部）、４４・
・・ＤＩＴ　（デコード情報テーブル）、４５・・・Ｐ
Ｃ（プログラムカウンタテーブル）、４６・・・χ −−）賑Ｓ　１　口 ′ｆＪ　２　閃窺令に否イ占Ｉｉｔ　　　　副御惰卆醍　　アドレ人ｖＪ　
Ｂ　図ラコード楕販　　　　　　　　　　　　弁企７トレ人Ｖ
Ｊ　５　ロ ′ｆＪ　３　図Ｇケ）３５第　９　口）ｆＪ／θ　図第　１１　　回第　１２　口

Claims

【特許請求の範囲】１、命令デコード手段と、複数の命令デコード結果保持
手段と、複数の処理部をもつマイクロプロセッサにおい
て、各命令ごとに、各処理部のいずれを使用するかを示
す情報をデコード結果の一部として出力し、該デコード
結果保持手段によってこれを保持し、該各処理部の使用
に関する情報を解析して、各処理部に制御情報を転送す
るタイミングを制御することを特徴とするマイクロプロ
セッサ。２、上記各処理部の使用に関する情報が、各１ビットで
示されることを特徴とする請求項１記載のマイクロプロ
セッサ。