JPH04176094A - メモリｉｃ - Google Patents
メモリｉｃInfo
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- JPH04176094A JPH04176094A JP2303468A JP30346890A JPH04176094A JP H04176094 A JPH04176094 A JP H04176094A JP 2303468 A JP2303468 A JP 2303468A JP 30346890 A JP30346890 A JP 30346890A JP H04176094 A JPH04176094 A JP H04176094A
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- Japan
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- 230000015654 memory Effects 0.000 title claims abstract description 93
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリＩＣに関し、特にデータの連続読み出し
を高速化する回路に関する。
を高速化する回路に関する。
従来のメモリＩＣの構造を、第２図（ａ）に示す。第２
図（ａ）において、アドレス信号１００を入力して、メ
モリセル選択信号１０３を出力するアドレスデコード回
路２０１と、メモリセル選択信号１０３を入力し、メモ
リセルデータ信号１０４を入出力するメモリセルアレイ
２０４と、入出力制御信号１０５を入力し、メモリセル
データ信号１０４とデータ信号１０Ｂに対するデータの
入出力制御を行なうデータ制御部２０５とを有している
。
図（ａ）において、アドレス信号１００を入力して、メ
モリセル選択信号１０３を出力するアドレスデコード回
路２０１と、メモリセル選択信号１０３を入力し、メモ
リセルデータ信号１０４を入出力するメモリセルアレイ
２０４と、入出力制御信号１０５を入力し、メモリセル
データ信号１０４とデータ信号１０Ｂに対するデータの
入出力制御を行なうデータ制御部２０５とを有している
。
第２図（ｂ）は、第２図（ａ）におけるデータの連続読
み出し時のタイミング図である。第２図（ｂ）において
、信号番号の右に付いている（Ｒ１）は、１回目のデー
タの読み出しに要する信号を示し、（Ｒ２）は２回目の
データの読み出しに要する信号を示している。第２図（
ｂ）では第２図（ａ）に示した番号で同じものを示して
いる。
み出し時のタイミング図である。第２図（ｂ）において
、信号番号の右に付いている（Ｒ１）は、１回目のデー
タの読み出しに要する信号を示し、（Ｒ２）は２回目の
データの読み出しに要する信号を示している。第２図（
ｂ）では第２図（ａ）に示した番号で同じものを示して
いる。
アドレス信号１００（Ｒ１）は、アドレスデコード回路
２０１に入力され、アドレスデコード処理時間（アドレ
スデコード時間１１１（Ｒ１））後、メモリセル選択信
号１０３（Ｒ１）として出力される。メモリセル選択信
号１０３（Ｒ１）は、メモリセルアレイ２０４に入力さ
れメモリセルの読み出し時間（メモリセルアクセス時間
１１４ （Ｒ１））後、メモリセルデータ信号１０４（
Ｒ１）として出力される。メモリセルデータ信号１０４
（Ｒ１）と入出力制御信号１０５（Ｒ１）は、データ制
御部２０５においてデータ制御部の処理時間（データ制
御部通過時間１１６（Ｒ１））後、データ信号１０８（
Ｒ１）として出力される。
２０１に入力され、アドレスデコード処理時間（アドレ
スデコード時間１１１（Ｒ１））後、メモリセル選択信
号１０３（Ｒ１）として出力される。メモリセル選択信
号１０３（Ｒ１）は、メモリセルアレイ２０４に入力さ
れメモリセルの読み出し時間（メモリセルアクセス時間
１１４ （Ｒ１））後、メモリセルデータ信号１０４（
Ｒ１）として出力される。メモリセルデータ信号１０４
（Ｒ１）と入出力制御信号１０５（Ｒ１）は、データ制
御部２０５においてデータ制御部の処理時間（データ制
御部通過時間１１６（Ｒ１））後、データ信号１０８（
Ｒ１）として出力される。
このとき、データ制御部２０５がデータ信号１０６（Ｒ
１）を出力するまで、アドレス信号１００（Ｒ１）とメ
モリセル選択信号１０３（Ｒ１）は保持する必要がある
。
１）を出力するまで、アドレス信号１００（Ｒ１）とメ
モリセル選択信号１０３（Ｒ１）は保持する必要がある
。
このため、２回目のデータ出力は、１回目のデータ出力
後、１回目と同様にアドレスデコード時間１１１（Ｒ２
）、メモリセル選択時間１１４（Ｒ２）、データ制御部
通過時間１１６（Ｒ２）を経て出力される。
後、１回目と同様にアドレスデコード時間１１１（Ｒ２
）、メモリセル選択時間１１４（Ｒ２）、データ制御部
通過時間１１６（Ｒ２）を経て出力される。
このように、連続してデータを読み出すときのデータ読
み出し間隔時間は、アドレスデコード時間１１１、メモ
リセルアクセス時間１１４、データ制御部通過時間１１
６の３つの処理時間の和以上が必要となる。
み出し間隔時間は、アドレスデコード時間１１１、メモ
リセルアクセス時間１１４、データ制御部通過時間１１
６の３つの処理時間の和以上が必要となる。
第２図（Ｃ）は、第２図（ａ）におけるデータの連続吉
き込み時のタイミング図である。第２図（Ｃ）において
、信号番号の右に付いている（Ｗｌ）は１回目のデータ
書き込みに要する信号を示し、（Ｗ２）は２回目のデー
タ書き込みに要する信号を示している。第２図（ａ）、
（ｂ）と同じものは同じ数字で示されている。アドレス
信号１００（Ｗｌ）は、アドレスデコード回路２０１に
入力され、アドレスデコード処理時間（アドレスデコー
ド時間１１１（Ｗｌ））後、メモリセル選択信号１０３
（Ｗｌ）として出力される。これと並行して、データ信
号１０６（Ｗｌ）と入出力制御信号１０５（Ｗｌ）は、
データ制御部２０５においてデータ制御部の処理時間（
データ制御部通過時間１１８（Ｗｌ））後、メモリセル
データ信号１０４（Ｗｌ）として出力される。
き込み時のタイミング図である。第２図（Ｃ）において
、信号番号の右に付いている（Ｗｌ）は１回目のデータ
書き込みに要する信号を示し、（Ｗ２）は２回目のデー
タ書き込みに要する信号を示している。第２図（ａ）、
（ｂ）と同じものは同じ数字で示されている。アドレス
信号１００（Ｗｌ）は、アドレスデコード回路２０１に
入力され、アドレスデコード処理時間（アドレスデコー
ド時間１１１（Ｗｌ））後、メモリセル選択信号１０３
（Ｗｌ）として出力される。これと並行して、データ信
号１０６（Ｗｌ）と入出力制御信号１０５（Ｗｌ）は、
データ制御部２０５においてデータ制御部の処理時間（
データ制御部通過時間１１８（Ｗｌ））後、メモリセル
データ信号１０４（Ｗｌ）として出力される。
メモリセルアレイ２０４は、メモリセルデータ信号１０
４（Ｗｌ）とメモリセル選択信号１０３（Ｗｌ）がとも
に安定に入力されてからメモリセルへのデータの書き込
み時間（メモリセルアクセス時間１１４（Ｗｌ））で、
データをメモリセルに書き込む。
４（Ｗｌ）とメモリセル選択信号１０３（Ｗｌ）がとも
に安定に入力されてからメモリセルへのデータの書き込
み時間（メモリセルアクセス時間１１４（Ｗｌ））で、
データをメモリセルに書き込む。
このとき、メモリセルアレイ２０４がメモリセルデータ
信号１０４（Ｗｌ）を入力し書き込むまで、アドレス信
号１００（Ｗｌ）とメモリセル選択信号１０３（Ｗｌ）
は保持する必要がある。
信号１０４（Ｗｌ）を入力し書き込むまで、アドレス信
号１００（Ｗｌ）とメモリセル選択信号１０３（Ｗｌ）
は保持する必要がある。
このため、２回□目のデータの書き込みは、１回目のデ
ータの書き込み後、１回目と同様にアドレスデコード時
間１１１（Ｗ２）、メモリセル選択時間１１４（Ｗ２）
を経て書き込まれる。このように、連続してデータを書
き込むときのデータ書き込み間隔時間は、アドレスデコ
ード時間１１１ 色データ制御部通過時間１１６のどち
らか長い方と、メモリセルアクセス時間１１４．の２つ
の処理時間の和以上が必要となる。
ータの書き込み後、１回目と同様にアドレスデコード時
間１１１（Ｗ２）、メモリセル選択時間１１４（Ｗ２）
を経て書き込まれる。このように、連続してデータを書
き込むときのデータ書き込み間隔時間は、アドレスデコ
ード時間１１１ 色データ制御部通過時間１１６のどち
らか長い方と、メモリセルアクセス時間１１４．の２つ
の処理時間の和以上が必要となる。
前述した従来のメモリＩＣでは、連続してデータを読み
出す最小の時間間隔は、アドレスデコード時間とメモリ
セルアクセス時間とデータ制御部通過時間との和以下に
はできない。また、連続してデータを書き込む最小の時
間間隔は、アドレスデコード時間とデータ制御部通過時
間のどちらか長い方と、メモリセルアクセス時間の２つ
の処理時間の和以下にはできない。
出す最小の時間間隔は、アドレスデコード時間とメモリ
セルアクセス時間とデータ制御部通過時間との和以下に
はできない。また、連続してデータを書き込む最小の時
間間隔は、アドレスデコード時間とデータ制御部通過時
間のどちらか長い方と、メモリセルアクセス時間の２つ
の処理時間の和以下にはできない。
本発明の目的は前記問題点を解決し、連続してデータを
読み出す最小の時間間隔をより小としたメモリＩＣを提
供することにある。
読み出す最小の時間間隔をより小としたメモリＩＣを提
供することにある。
本発明のＩＣメモリの構成は、アドレス信号が入力され
アドレスデコード信号を出力するアドレスデコード回路
と、ラッチ要求信号と前記アドレスデコード信号とが入
力されメモリセル選択信号を出力するラッチ回路と、前
記メモリセル選択信号が入力されメモリセルデータ信号
を入出力するメモリセルアレイと、入出力制御信号が入
力され前記メモリセルデータ信号とデータ信号とに対す
るデータの入出力制御を行なうデータ制御部とを備えた
ことを特徴とする。
アドレスデコード信号を出力するアドレスデコード回路
と、ラッチ要求信号と前記アドレスデコード信号とが入
力されメモリセル選択信号を出力するラッチ回路と、前
記メモリセル選択信号が入力されメモリセルデータ信号
を入出力するメモリセルアレイと、入出力制御信号が入
力され前記メモリセルデータ信号とデータ信号とに対す
るデータの入出力制御を行なうデータ制御部とを備えた
ことを特徴とする。
本実施例によれば、同じ性能の回路素子を利用した場合
に連続したメモリのデータの読み出し書き込み間隔を低
減する事ができる。
に連続したメモリのデータの読み出し書き込み間隔を低
減する事ができる。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例のメモＵ Ｉ Ｃのブ
ロック図である。第１図（ａ）において、本実施例のメ
モリＩＣは、従来のメモリＩＣのアドレスデコード回ｇ
２０１とメモリセルアレイ２０４との間に、ラッチ要求
信号１０２とアドレスデコード信号１０１とを入力し、
メモリセル選択信号１０３を出力するラッチ回路２０３
を介在させたものである。データ制御回路２０５は、第
２図（ａ）と同様である。
ロック図である。第１図（ａ）において、本実施例のメ
モリＩＣは、従来のメモリＩＣのアドレスデコード回ｇ
２０１とメモリセルアレイ２０４との間に、ラッチ要求
信号１０２とアドレスデコード信号１０１とを入力し、
メモリセル選択信号１０３を出力するラッチ回路２０３
を介在させたものである。データ制御回路２０５は、第
２図（ａ）と同様である。
第１図（ｂ）は、第１図（ａ）におけるデータの連続読
み出し時のタイミング図である。第１図（ｂ）において
、信号番号の右に付いている（Ｒ１）は１回目のデータ
読み出しに要する信号を示し、（Ｒ２）は２回目のデー
タ読み出しに要する信号を示している。第１図（ａ）と
同じ部分は同じ番号を付している。
み出し時のタイミング図である。第１図（ｂ）において
、信号番号の右に付いている（Ｒ１）は１回目のデータ
読み出しに要する信号を示し、（Ｒ２）は２回目のデー
タ読み出しに要する信号を示している。第１図（ａ）と
同じ部分は同じ番号を付している。
アドレスｆｆ号１００（Ｒ１）は、アドレスデコード回
路２０１に入力され、アドレスデコード処理時間（アド
レスデコード時間１１１（Ｒ１））後、アドレスデコー
ド信号１０１（Ｒ１）として出力される。アドレスデコ
ード信号１０１（Ｒ１）は、ラッチ要求信号１０２（Ｒ
１）によりラッチ回路２０３から、メモリセル選択信号
１０３として出力される。ラッチ回路２０３は、本例で
はラッチ要求信号１０２がロウレベルのときスルーとな
り、ハイレベルのとき保持を行なうものとして説明する
。メモリセル選択信号１０３（Ｒ１）は、メモリセルア
レイ２０４に入力されメモリセルの読み出し時間（メモ
リセルアクセス時間１１４（Ｒ１））後、メモリセルデ
ータ信号１０４（Ｒ１）として出力される。メモリセル
データ信号１０４（Ｒ１）と入出力制御信号１０５（Ｒ
１）は、データ制御部２０５においてデータ制御部の処
理時間（データ制御部通過時間１１６（Ｒ１））後、デ
ータ信号１０６（Ｒ１）として出力される。
路２０１に入力され、アドレスデコード処理時間（アド
レスデコード時間１１１（Ｒ１））後、アドレスデコー
ド信号１０１（Ｒ１）として出力される。アドレスデコ
ード信号１０１（Ｒ１）は、ラッチ要求信号１０２（Ｒ
１）によりラッチ回路２０３から、メモリセル選択信号
１０３として出力される。ラッチ回路２０３は、本例で
はラッチ要求信号１０２がロウレベルのときスルーとな
り、ハイレベルのとき保持を行なうものとして説明する
。メモリセル選択信号１０３（Ｒ１）は、メモリセルア
レイ２０４に入力されメモリセルの読み出し時間（メモ
リセルアクセス時間１１４（Ｒ１））後、メモリセルデ
ータ信号１０４（Ｒ１）として出力される。メモリセル
データ信号１０４（Ｒ１）と入出力制御信号１０５（Ｒ
１）は、データ制御部２０５においてデータ制御部の処
理時間（データ制御部通過時間１１６（Ｒ１））後、デ
ータ信号１０６（Ｒ１）として出力される。
このとき、データ制御部２０５がデータ信号１０ＥＩ（
Ｒ１）を出力するまでメモリセル選択信号１０３（Ｒ１
）は保持する必要があるが、このメモリセル選択信号１
０３（Ｒ１）はラッチ回路２０３に保持されるため、ア
ドレス信号１００（Ｒ１）とアドレスデコード信号１０
１（Ｒ１）を保持する必要はなくなる。
Ｒ１）を出力するまでメモリセル選択信号１０３（Ｒ１
）は保持する必要があるが、このメモリセル選択信号１
０３（Ｒ１）はラッチ回路２０３に保持されるため、ア
ドレス信号１００（Ｒ１）とアドレスデコード信号１０
１（Ｒ１）を保持する必要はなくなる。
このため、２回目のデータ読み出しにおいては、１回目
のアドレスデコード信号１０１（Ｒ１）がラッチ要求信
号１０２（Ｒ１）によりラッチ回路２０３にメモリセル
選択信号１０３（Ｒ１）として保持されてしまえば、１
回目の読み出し動作を行なっているうちに、アドレスデ
コード回路２０１は、２回目のアドレス信号１００（Ｒ
゛２）を入力し事前にデコードすることが可能となる。
のアドレスデコード信号１０１（Ｒ１）がラッチ要求信
号１０２（Ｒ１）によりラッチ回路２０３にメモリセル
選択信号１０３（Ｒ１）として保持されてしまえば、１
回目の読み出し動作を行なっているうちに、アドレスデ
コード回路２０１は、２回目のアドレス信号１００（Ｒ
゛２）を入力し事前にデコードすることが可能となる。
これにより連続してデータを読み出すときの２回目以降
のデータ読み出し間隔時間は、アドレスデコード時間１
１１（Ｒ２）が１回目のメモリセルアクセス時間１１４
（Ｒ１）とデータ制御部通過時間１１８（Ｒ１）の和よ
り小さければ、メモリセルアクセス時間１１４（Ｒ２）
とデータ制御部通過時間１１６（Ｒ２）の２つの処理時
間の和でよい。
のデータ読み出し間隔時間は、アドレスデコード時間１
１１（Ｒ２）が１回目のメモリセルアクセス時間１１４
（Ｒ１）とデータ制御部通過時間１１８（Ｒ１）の和よ
り小さければ、メモリセルアクセス時間１１４（Ｒ２）
とデータ制御部通過時間１１６（Ｒ２）の２つの処理時
間の和でよい。
第１図（Ｃ）は、第１図（ａ）におけるデータの連続書
き込み時のタイミング図である。第１図（Ｃ）において
、信号番号の右に付いている（Ｗｌ）は１回目のデータ
書き込みに要する信号を示し、（Ｗ２）は２回目のデー
タ書き込みに要する信号を示している。第１図（ａ）、
（ｂ）と同じ部分には、同じ番号を付している。
き込み時のタイミング図である。第１図（Ｃ）において
、信号番号の右に付いている（Ｗｌ）は１回目のデータ
書き込みに要する信号を示し、（Ｗ２）は２回目のデー
タ書き込みに要する信号を示している。第１図（ａ）、
（ｂ）と同じ部分には、同じ番号を付している。
アドレス信号１００（Ｗｌ）は、アドレステコ−１’回
１２０１に入力され、アドレスデコード処理時間（アド
レスデーコード時間１１１（ｗｌ））後、７ ）’ ｌ
／ ステ：！−）！信号１０１（Ｗｌ）として出力され
る。アドレスデコード信号１０１（Ｗｌ）は、ラッチ要
求信号１０２（Ｗｌ）によりラッチ回路２０３から、メ
モリセル選択信号工０３として出力される。第１図（ｂ
）と同様に、ラッチ回路２０３はラッチ要求信号１０２
がロウレベルのときスルーとなり、ハイレベルのトキ保
持を行なうものとする。これと並行して、データ信号１
０８（Ｗｌ）と入出力制御信号１０５（Ｗｌ）は、デー
タ制御部２０５においてデータ制御部の処理時間（デー
タ制御部通過時間ｔｉｅｃｗ１））後、メモリセルデー
タ信号１０４（Ｗｌ）として出力される。メモリセルア
レイ２０４は、メモリセルデータ信号１０４（Ｗｌ）と
メモリセル選択信号１０３（Ｗｌ）がともに安定に入力
されてから、メモリセルへのデータ書き込み時間（メモ
リセルアクセス時間１１４（Ｗｌ））で、データをメモ
リセルに書き込む。
１２０１に入力され、アドレスデコード処理時間（アド
レスデーコード時間１１１（ｗｌ））後、７ ）’ ｌ
／ ステ：！−）！信号１０１（Ｗｌ）として出力され
る。アドレスデコード信号１０１（Ｗｌ）は、ラッチ要
求信号１０２（Ｗｌ）によりラッチ回路２０３から、メ
モリセル選択信号工０３として出力される。第１図（ｂ
）と同様に、ラッチ回路２０３はラッチ要求信号１０２
がロウレベルのときスルーとなり、ハイレベルのトキ保
持を行なうものとする。これと並行して、データ信号１
０８（Ｗｌ）と入出力制御信号１０５（Ｗｌ）は、デー
タ制御部２０５においてデータ制御部の処理時間（デー
タ制御部通過時間ｔｉｅｃｗ１））後、メモリセルデー
タ信号１０４（Ｗｌ）として出力される。メモリセルア
レイ２０４は、メモリセルデータ信号１０４（Ｗｌ）と
メモリセル選択信号１０３（Ｗｌ）がともに安定に入力
されてから、メモリセルへのデータ書き込み時間（メモ
リセルアクセス時間１１４（Ｗｌ））で、データをメモ
リセルに書き込む。
このとき、メモリセルアレイ２０４がメモリセルデータ
信号１０４（Ｗｌ）を入力し書き込むまで、メモリセル
選択信号１０３（Ｗｌ）は保持する必要があるが、この
メモリセル選択信号１０３（Ｗｌ）は、ラッチ回路２０
３により保持されるため、アドレス信号１００（Ｗｌ）
とアドレスデコード信号１０１を保持する必要はなくな
る。
信号１０４（Ｗｌ）を入力し書き込むまで、メモリセル
選択信号１０３（Ｗｌ）は保持する必要があるが、この
メモリセル選択信号１０３（Ｗｌ）は、ラッチ回路２０
３により保持されるため、アドレス信号１００（Ｗｌ）
とアドレスデコード信号１０１を保持する必要はなくな
る。
このため、２回目のデータ書き込みにおいては、１回目
のアドレスデコード信号１０１（Ｗｌ）がラッチ要求信
号１０２（Ｗｌ）によりラッチ回路２０３にメモリセル
選択信号１０３（Ｗｌ）として保持されてしまえば、１
回目の書き込み動作を行なっているうちに、アドレスデ
コード回路２０１は、２回目のアドレス信号１００（Ｗ
２）を入力し、事前にデコードすることが可能となる。
のアドレスデコード信号１０１（Ｗｌ）がラッチ要求信
号１０２（Ｗｌ）によりラッチ回路２０３にメモリセル
選択信号１０３（Ｗｌ）として保持されてしまえば、１
回目の書き込み動作を行なっているうちに、アドレスデ
コード回路２０１は、２回目のアドレス信号１００（Ｗ
２）を入力し、事前にデコードすることが可能となる。
これにより、連続してデータを書き込むときの２回目以
降のデータ書き込み間隔時間は、アドレスデコード時間
１１１ （Ｗ２）が１回目のメモリセルアクセス時間１
１４（Ｗｌ）と２回目のデータ制御部通過時間１ｉｅ（
Ｗ２）の和より小さければ、データ制御部通過時間１１
６（Ｗ２）とメモリセルアクセス時間１１４（Ｗ２）と
の２つの処理時間の和でよい。
降のデータ書き込み間隔時間は、アドレスデコード時間
１１１ （Ｗ２）が１回目のメモリセルアクセス時間１
１４（Ｗｌ）と２回目のデータ制御部通過時間１ｉｅ（
Ｗ２）の和より小さければ、データ制御部通過時間１１
６（Ｗ２）とメモリセルアクセス時間１１４（Ｗ２）と
の２つの処理時間の和でよい。
以上の説明で明らかなように、本発明のメモリＩＣによ
れば、特に連続してデータを読み出し、書き込みを行な
う場合、２回目以降のデータ読み出し書き込みの最長時
間間隔は、メモリセルアクセス時間とデータ制御部通過
時間との和のみとなり、アドレスデコード時間を時間間
隔から取り除く効果がある。
れば、特に連続してデータを読み出し、書き込みを行な
う場合、２回目以降のデータ読み出し書き込みの最長時
間間隔は、メモリセルアクセス時間とデータ制御部通過
時間との和のみとなり、アドレスデコード時間を時間間
隔から取り除く効果がある。
第１図（ａ）は本発明の一実施例のメモリＩＣのブロッ
ク図、第１図（ｂ）は第１図（ａ）のデータの連続読み
出し時のタイミング図、第１図（Ｃ）は第１図（ａ）の
データの連続書き込み時のタイミング図、第２図（ａ）
は従来のメモリＩＣのブロック図、第２図（ｂ）は従来
のデータの連続読み出し時のタイミング図、第２図（Ｃ
）は従来のデータの連続書き込み時のタイミング図であ
る。 １００・・・アドレス信号、１０１・・・アドレスデコ
ード信号、１０２・・・ラッチ要求信号、１０３・・・
メモリセル選択信号、１０４・・・メモリセルデータ信
号、１０５・・・入出力制御信号、１０６・・・データ
信号、１１１・・・アドレスデコード時間、１１４・・
・メモリセルアクセス時間、１１６・・・データ制御部
通過時間、２０１・・・アドレスデコード回路、２０２
・・・ラッチ回路、２０４・・・メモリセルアレイ、２
゜６・・・データ制御部。
ク図、第１図（ｂ）は第１図（ａ）のデータの連続読み
出し時のタイミング図、第１図（Ｃ）は第１図（ａ）の
データの連続書き込み時のタイミング図、第２図（ａ）
は従来のメモリＩＣのブロック図、第２図（ｂ）は従来
のデータの連続読み出し時のタイミング図、第２図（Ｃ
）は従来のデータの連続書き込み時のタイミング図であ
る。 １００・・・アドレス信号、１０１・・・アドレスデコ
ード信号、１０２・・・ラッチ要求信号、１０３・・・
メモリセル選択信号、１０４・・・メモリセルデータ信
号、１０５・・・入出力制御信号、１０６・・・データ
信号、１１１・・・アドレスデコード時間、１１４・・
・メモリセルアクセス時間、１１６・・・データ制御部
通過時間、２０１・・・アドレスデコード回路、２０２
・・・ラッチ回路、２０４・・・メモリセルアレイ、２
゜６・・・データ制御部。
Claims (1)
- アドレス信号が入力されアドレスデコード信号を出力す
るアドレスデコード回路と、ラッチ要求信号と前記アド
レスデコード信号とが入力されメモリセル選択信号を出
力するラッチ回路と、前記メモリセル選択信号が入力さ
れメモリセルデータ信号を入出力するメモリセルアレイ
と、入出力制御信号が入力され前記メモリセルデータ信
号とデータ信号とに対するデータの入出力制御を行なう
データ制御部とを備えたことを特徴とするメモリＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303468A JPH04176094A (ja) | 1990-11-08 | 1990-11-08 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303468A JPH04176094A (ja) | 1990-11-08 | 1990-11-08 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176094A true JPH04176094A (ja) | 1992-06-23 |
Family
ID=17921326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303468A Pending JPH04176094A (ja) | 1990-11-08 | 1990-11-08 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176094A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
| JPS6421786A (en) * | 1987-07-15 | 1989-01-25 | Nec Corp | Semiconductor memory |
| JPH0291877A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | 半導体記憶装置 |
| JPH02166696A (ja) * | 1988-12-21 | 1990-06-27 | Hitachi Ltd | メモリ |
-
1990
- 1990-11-08 JP JP2303468A patent/JPH04176094A/ja active Pending
Patent Citations (5)
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