JPH04177183A - プログラマブルロジックアレイの試験装置 - Google Patents
プログラマブルロジックアレイの試験装置Info
- Publication number
- JPH04177183A JPH04177183A JP2305653A JP30565390A JPH04177183A JP H04177183 A JPH04177183 A JP H04177183A JP 2305653 A JP2305653 A JP 2305653A JP 30565390 A JP30565390 A JP 30565390A JP H04177183 A JPH04177183 A JP H04177183A
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＰＬＡについての動作試験を行う試験装置に関し、ＰＬ
Ａ試験用のデータをＲＯＭに予め格納しておき、外部か
ら読出すことを指令して簡易に試験のできるＰＬＡ試験
装置を提供することを目的とし、試験用データを被試験
ＰＬＡに印加し、結果データをデータバスに取り出し、
該データバス上のデータを期待値と比較して試験を行う
ＰＬＡの試験装置において、被試験ＰＬＡと同一チップ
上に在って、ＰＬＡ試験用データを格納するＲＯＭと、
前記データバスから前記ＲＯＭに読出アドレスを与える
データの経路と、前記ＲＯＭから読出されたデータを被
試験ＰＬＡに印加する経路とを切換える印加データ切換
手段とを具備し、前記データバスは被試験ＰＬＡにアド
レス指定データを印加することにより被試験ＰＬＡの状
態を試験することで構成する。
Ａ試験用のデータをＲＯＭに予め格納しておき、外部か
ら読出すことを指令して簡易に試験のできるＰＬＡ試験
装置を提供することを目的とし、試験用データを被試験
ＰＬＡに印加し、結果データをデータバスに取り出し、
該データバス上のデータを期待値と比較して試験を行う
ＰＬＡの試験装置において、被試験ＰＬＡと同一チップ
上に在って、ＰＬＡ試験用データを格納するＲＯＭと、
前記データバスから前記ＲＯＭに読出アドレスを与える
データの経路と、前記ＲＯＭから読出されたデータを被
試験ＰＬＡに印加する経路とを切換える印加データ切換
手段とを具備し、前記データバスは被試験ＰＬＡにアド
レス指定データを印加することにより被試験ＰＬＡの状
態を試験することで構成する。
本発明はＰＬＡ（プログラマブルロジックアレイ）につ
いての動作試験を行う試験装置に関する。
いての動作試験を行う試験装置に関する。
ＰＬＡを内蔵したマイクロプロセッサか一般化して来た
ため、ＰＬＡの部分についての試験を行うことか必要と
なった。ＰＬＡの入力・出力を共に外部バスと接続して
行うことは大掛かりな作業であり、バスを共用化すると
試験のためのクロック数が多大となる。簡易であって短
時間に試験か終了できる試験装置を開発することか要望
された。
ため、ＰＬＡの部分についての試験を行うことか必要と
なった。ＰＬＡの入力・出力を共に外部バスと接続して
行うことは大掛かりな作業であり、バスを共用化すると
試験のためのクロック数が多大となる。簡易であって短
時間に試験か終了できる試験装置を開発することか要望
された。
近年マイクロプロセッサは、益々高機能化・高集積化さ
れて来ている。マイクロプロセッサの出荷試験のときは
、ＰＬＡを単体とした動作試験か一般的である。出荷試
験のためのテストパターンは下記の左側のもの（ＡＮＤ
項）を利用する。そして出力側として（ＯＲ項）に右側
のデータが得られる。
れて来ている。マイクロプロセッサの出荷試験のときは
、ＰＬＡを単体とした動作試験か一般的である。出荷試
験のためのテストパターンは下記の左側のもの（ＡＮＤ
項）を利用する。そして出力側として（ＯＲ項）に右側
のデータが得られる。
被試験ＰＬＡに対し左側のパターンのデータを印加した
ときの出力データを、表の左側の値（期待値）と比較し
、同一であればＰＬＡの状態が良好であると判断できる
。
ときの出力データを、表の左側の値（期待値）と比較し
、同一であればＰＬＡの状態が良好であると判断できる
。
この時の試験装置として、第４図・第５図に示すものが
知られている。各図において、ｌは被試験ＰＬＡ、２は
テストパターン印加用データバス、３は試験結果取り出
し用データバス、４はテストパターン印加用兼試験結果
取り出し用データバスを示す。
知られている。各図において、ｌは被試験ＰＬＡ、２は
テストパターン印加用データバス、３は試験結果取り出
し用データバス、４はテストパターン印加用兼試験結果
取り出し用データバスを示す。
第４図においては、前記左側欄のテストパターンをデー
タバス２からＰＬＡＩに対し印加する。その結果データ
はデータバス３により取り出すことができるから、デー
タバスと接続されている図示しないプロセッサにおいて
取り込む。そしてデータバス２に印加したデータに対す
る期待値と、データバス３に取込んだデータとを比較す
る。異なるパターンを順次に印加し、順次に比較すれば
良い。データバス２に印加するデータと次のデータ間隔
などは任意て良い。
タバス２からＰＬＡＩに対し印加する。その結果データ
はデータバス３により取り出すことができるから、デー
タバスと接続されている図示しないプロセッサにおいて
取り込む。そしてデータバス２に印加したデータに対す
る期待値と、データバス３に取込んだデータとを比較す
る。異なるパターンを順次に印加し、順次に比較すれば
良い。データバス２に印加するデータと次のデータ間隔
などは任意て良い。
第５図においてはデータバス４からテストパターンをＰ
ＬＡＩに対し印加する。データバス４からテストパター
ンをＰＬＡＩに対し印加する。データバス４にはその後
ＰＬＡＩの試験結果データか到来するので、ＰＬＡＩに
対するテストパターンの印加は行わない。そして当初の
結果データを図示しないプロセッサに取込み、期待値と
比較する。データの取込みが終わった後、新たなテスト
パターンをＰＬＡに印加する。次に結果データを取込み
、比較データを取込み比較することを繰り返す。
ＬＡＩに対し印加する。データバス４からテストパター
ンをＰＬＡＩに対し印加する。データバス４にはその後
ＰＬＡＩの試験結果データか到来するので、ＰＬＡＩに
対するテストパターンの印加は行わない。そして当初の
結果データを図示しないプロセッサに取込み、期待値と
比較する。データの取込みが終わった後、新たなテスト
パターンをＰＬＡに印加する。次に結果データを取込み
、比較データを取込み比較することを繰り返す。
第４図に示す装置に於けるやり方ではＰＬＡ試験のため
に２本のバスが必要となり、一方で第５図に示す装置で
はテストパターンの印加と試験結果のデータの取込みと
をタイミングを取って処理する必要かある。そのため最
初のテストパターンの印加から結果データの比較か終了
するまでに必要とするクロック数が多大となった。従っ
て長時間を要した。クロック周波数を高く取ることはパ
ルス発振器の設計か複雑となる。例えば、高周波になる
とパルス幅か数ｎＳになりＣＲによる遅れか無視できな
くなり、Ｎ０Ｎ−ＯＶＥＲＬＡＰが保障てきなくなって
、レーシングなどの問題が発生する。
に２本のバスが必要となり、一方で第５図に示す装置で
はテストパターンの印加と試験結果のデータの取込みと
をタイミングを取って処理する必要かある。そのため最
初のテストパターンの印加から結果データの比較か終了
するまでに必要とするクロック数が多大となった。従っ
て長時間を要した。クロック周波数を高く取ることはパ
ルス発振器の設計か複雑となる。例えば、高周波になる
とパルス幅か数ｎＳになりＣＲによる遅れか無視できな
くなり、Ｎ０Ｎ−ＯＶＥＲＬＡＰが保障てきなくなって
、レーシングなどの問題が発生する。
本発明の目的は前述の欠点を改善し、ＰＬＡ試験用デー
タをＲＯＭに予め格納しておき、外部から読出すことを
指令して簡易に試験のできるＰＬＡ試験装置を提供する
ことにある。
タをＲＯＭに予め格納しておき、外部から読出すことを
指令して簡易に試験のできるＰＬＡ試験装置を提供する
ことにある。
第１図は本発明の原理構成を示す図である。第１図にお
いて、１は被試験ＰＬＡ、５はデータバス、６は被試験
ＰＬＡとＲＯＭ７とを含む同一チップ、８はデータ切換
手段、９．１０はデータ経路を示す。
いて、１は被試験ＰＬＡ、５はデータバス、６は被試験
ＰＬＡとＲＯＭ７とを含む同一チップ、８はデータ切換
手段、９．１０はデータ経路を示す。
試験用データを被試験ＰＬＡＩに印加し、結果データを
データバス４に取り出し、該データバス４上のデータを
期待値と比較して試験を行うＰＬＡＩの試験装置におい
て、本発明は下記の構成とする。即ち、 被試験ＰＬＡＩと同一チップ６に在って、ＰＬＡ試験用
データを格納するＲＯＭ７と、前記データバス４から前
記ＲＯＭ７に読出アドレスを与えるデータの経路９と、
前記ＲＯＭ７から読出されたデータを被試験ＰＬＡに印
加する経路１０とを切換える印加データ切換手段８とを
具備し、前記データバス５は被試験ＰＬＡＩにアドレス
指定データを印加することにより被試験ＰＬＡＩの状態
を試験することで構成する。
データバス４に取り出し、該データバス４上のデータを
期待値と比較して試験を行うＰＬＡＩの試験装置におい
て、本発明は下記の構成とする。即ち、 被試験ＰＬＡＩと同一チップ６に在って、ＰＬＡ試験用
データを格納するＲＯＭ７と、前記データバス４から前
記ＲＯＭ７に読出アドレスを与えるデータの経路９と、
前記ＲＯＭ７から読出されたデータを被試験ＰＬＡに印
加する経路１０とを切換える印加データ切換手段８とを
具備し、前記データバス５は被試験ＰＬＡＩにアドレス
指定データを印加することにより被試験ＰＬＡＩの状態
を試験することで構成する。
第１図におけるＲＯＭ７には第２図に示すようにテスト
パターンを予め格納して置く。即ち、ＲＯＭ７の特定ア
ドレスＸＸＹＹ以降のアドレスにはＰＬＡ試験用テスト
パターン（例えば前頁の左欄ＡＮＤ項）を格納して置く
。データバス５を介して図示しないプロセッサは、被試
験ＰＬＡＩの試験を開始するとき、切換手段８は経路９
をオン、経路ＩＯをオフとしてから、アドレスＸＸＹＹ
以降によりＲＯＭ７の内容を読出すことを指令する。次
にプロセッサは経路９をオフ、経路１０をオンとすれば
、ＲＯＭ内のＰＬＡ試験用データが経路１０を介してＰ
ＬＡＩに印加される。したがってＰＬＡＩの出力をデー
タバス５によりプロセッサに取り込んで期待値と比較す
れば良い。ＲＯＭ７からのテストパターンを順次に読出
すようにして置けば、ＰＬＡＩに対し順次に印加される
ので、ＰＬＡＩについて詳細に解析てきる。このとき経
路９かオフされているから、プロセッサなどがＲＯＭ７
の他のアドレスを読出すように指令することは出来ず、
ＰＬＡの試験動作は安定している。
パターンを予め格納して置く。即ち、ＲＯＭ７の特定ア
ドレスＸＸＹＹ以降のアドレスにはＰＬＡ試験用テスト
パターン（例えば前頁の左欄ＡＮＤ項）を格納して置く
。データバス５を介して図示しないプロセッサは、被試
験ＰＬＡＩの試験を開始するとき、切換手段８は経路９
をオン、経路ＩＯをオフとしてから、アドレスＸＸＹＹ
以降によりＲＯＭ７の内容を読出すことを指令する。次
にプロセッサは経路９をオフ、経路１０をオンとすれば
、ＲＯＭ内のＰＬＡ試験用データが経路１０を介してＰ
ＬＡＩに印加される。したがってＰＬＡＩの出力をデー
タバス５によりプロセッサに取り込んで期待値と比較す
れば良い。ＲＯＭ７からのテストパターンを順次に読出
すようにして置けば、ＰＬＡＩに対し順次に印加される
ので、ＰＬＡＩについて詳細に解析てきる。このとき経
路９かオフされているから、プロセッサなどがＲＯＭ７
の他のアドレスを読出すように指令することは出来ず、
ＰＬＡの試験動作は安定している。
第３図は本発明の実施例として、ＲＯＭがマイクロシー
ケンサ内に構成されている場合を示すブロック図である
。第３図において、７はＲＯＭ、１）はマイクロシーケ
ンサを全体的に示すもの、１２は命令デコーダ、１３は
選択器、１４はアドレスレジスタ、１５はアドレス加算
器、１６は出力レジスタを示す。命令デコーダ１２には
図示しないデータバスから種々の命令が印加されたとき
、それをデコードしてＲＯＭ７の読出アドレスの当初値
を得る。選択器１３は先ず命令デコーダ１２からのデコ
ード信号をアドレスレジスタ１４に転送するように動作
する。
ケンサ内に構成されている場合を示すブロック図である
。第３図において、７はＲＯＭ、１）はマイクロシーケ
ンサを全体的に示すもの、１２は命令デコーダ、１３は
選択器、１４はアドレスレジスタ、１５はアドレス加算
器、１６は出力レジスタを示す。命令デコーダ１２には
図示しないデータバスから種々の命令が印加されたとき
、それをデコードしてＲＯＭ７の読出アドレスの当初値
を得る。選択器１３は先ず命令デコーダ１２からのデコ
ード信号をアドレスレジスタ１４に転送するように動作
する。
アドレスレジスタ１４に一旦格納し、そのアドレスでＲ
ＯＭ７を読出すと共にアドレス加算器１５においてアド
レスを＋またけ加算する。加算されたアドレスは選択器
１３かそのときは加算器１５側を選択しているため、新
たなアドレスとしてアドレスレジスタ１４に印加される
。ＲＯＭ７は当初のアドレスから読出しか開始され、更
にＲＯＭ読出しのアドレスは＋１ずつ加算されるため、
ＲＯＭ７の特定アドレス例えばＸＸＹＹ以降にＰＬＡ試
験用のデータが格納されていれば、それが順次に読出さ
れて、図示しないＰＬＡの動作を試験する。若し、特定
アドレス以外のアドレスが指定されたときは、同一チッ
プ上の他の回路に対する処理動作のため、出力レジスタ
１６から他の処理命令などが取り出される。
ＯＭ７を読出すと共にアドレス加算器１５においてアド
レスを＋またけ加算する。加算されたアドレスは選択器
１３かそのときは加算器１５側を選択しているため、新
たなアドレスとしてアドレスレジスタ１４に印加される
。ＲＯＭ７は当初のアドレスから読出しか開始され、更
にＲＯＭ読出しのアドレスは＋１ずつ加算されるため、
ＲＯＭ７の特定アドレス例えばＸＸＹＹ以降にＰＬＡ試
験用のデータが格納されていれば、それが順次に読出さ
れて、図示しないＰＬＡの動作を試験する。若し、特定
アドレス以外のアドレスが指定されたときは、同一チッ
プ上の他の回路に対する処理動作のため、出力レジスタ
１６から他の処理命令などが取り出される。
前述のＰＡＬの試験のため図示しないプロセッサがマイ
クロシーケンサに与える命令は、当初のＲＯＭ読出開始
命令と、読出開始アドレス例えばＸＸＹＹのみて良い。
クロシーケンサに与える命令は、当初のＲＯＭ読出開始
命令と、読出開始アドレス例えばＸＸＹＹのみて良い。
そしてＰＬＡを試験した結果データの取込みと、期待値
との比較を行うことは容易にできる。
との比較を行うことは容易にできる。
このシーケンス動作はマイクロシーケンサ１）内で処理
か進められ、外部プロセッサの動作に格別の負荷となら
ない。
か進められ、外部プロセッサの動作に格別の負荷となら
ない。
次に印加データ切換手段としてはチップ上の素子により
容易に製造・使用することか出来る。
容易に製造・使用することか出来る。
このようにして本発明によると、外部プロセッサはＰＬ
Ａの試験を開始するための開始命令と、ＲＯＭの特定ア
ドレスとを与えるのみで良いから、ＰＬＡ試験のためだ
けに多量のクロック数を要することがない。したかって
情報の流れか簡略化され、試験時間を短縮することが可
能である。
Ａの試験を開始するための開始命令と、ＲＯＭの特定ア
ドレスとを与えるのみで良いから、ＰＬＡ試験のためだ
けに多量のクロック数を要することがない。したかって
情報の流れか簡略化され、試験時間を短縮することが可
能である。
第１図は本発明の原理構成を示す図、
第２図は第１図中ＲＯＭの格納データを示す図、第３図
は本発明の実施例の構成を示す図、第４図・第５図は従
来の試験装置の構成を示す図である。 ■・・ＰＬＡ ５−データバス ６−被試験ＰＬＡとＲＯＭとを含む同一チツブ８−デー
タ切換手段 ９、ｌＯ・・・データ経路 第１区 実施例ブＯ７り図 第３囚
は本発明の実施例の構成を示す図、第４図・第５図は従
来の試験装置の構成を示す図である。 ■・・ＰＬＡ ５−データバス ６−被試験ＰＬＡとＲＯＭとを含む同一チツブ８−デー
タ切換手段 ９、ｌＯ・・・データ経路 第１区 実施例ブＯ７り図 第３囚
Claims (1)
- 【特許請求の範囲】 試験用データを被試験ＰＬＡ（１）に印加し、結果デー
タをデータバス（４）に取り出し、該データバス（４）
上のデータを期待値と比較して試験を行うＰＬＡ（１）
の試験装置において、 被試験ＰＬＡ（１）と同一チップ（６）に在って、ＰＬ
Ａ試験用データを格納するＲＯＭ（７）と、 前記データバス（４）から前記ＲＯＭ（７）に読出アド
レスを与えるデータの経路（９）と、前記ＲＯＭ（７）
から読出されたデータを被試験ＰＬＡに印加する経路（
１０）とを切換える印加データ切換手段（８）とを具備
し、前記データバス（５）は被試験ＰＬＡ（１）にアド
レス指定データを印加することにより被試験ＰＬＡ（１
）の状態を試験すること を特徴とするプログラマブルロジックアレイの試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305653A JPH04177183A (ja) | 1990-11-10 | 1990-11-10 | プログラマブルロジックアレイの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305653A JPH04177183A (ja) | 1990-11-10 | 1990-11-10 | プログラマブルロジックアレイの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177183A true JPH04177183A (ja) | 1992-06-24 |
Family
ID=17947728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305653A Pending JPH04177183A (ja) | 1990-11-10 | 1990-11-10 | プログラマブルロジックアレイの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177183A (ja) |
-
1990
- 1990-11-10 JP JP2305653A patent/JPH04177183A/ja active Pending
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