JPH04178014A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH04178014A JPH04178014A JP2306554A JP30655490A JPH04178014A JP H04178014 A JPH04178014 A JP H04178014A JP 2306554 A JP2306554 A JP 2306554A JP 30655490 A JP30655490 A JP 30655490A JP H04178014 A JPH04178014 A JP H04178014A
- Authority
- JP
- Japan
- Prior art keywords
- trs
- inverter
- output
- circuit
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に係り、特にＣＭＯ８の出力
バッファに関する。
バッファに関する。
従来の出力バッファについて、第７図、第８図（ａ）、
（ｂ）で説明する。第７図は従来のインバータの出力バ
ッファＣＭＯ８回路を示す回路図である。第７図におい
て、Ｐチャンネルトランジスタ２１と、Ｎチャンネルト
ランジスタ２２と出力バッファの容量負荷ＣＬとが示さ
れている。トランジスタ２Ｌ ２２でインバータ回路
を構成し、一般には大駆動能力があり、トランジスタが
大きい。
（ｂ）で説明する。第７図は従来のインバータの出力バ
ッファＣＭＯ８回路を示す回路図である。第７図におい
て、Ｐチャンネルトランジスタ２１と、Ｎチャンネルト
ランジスタ２２と出力バッファの容量負荷ＣＬとが示さ
れている。トランジスタ２Ｌ ２２でインバータ回路
を構成し、一般には大駆動能力があり、トランジスタが
大きい。
第８図（ａ）、（ｂ）を用いて第７図の動作を説明する
。第８図（ａ）において、まず出力負荷ＣＬが小さい時
には、入力ＩＮが低（Ｌｏｗ）レベル（以降“Ｌ”と示
す）→高（Ｈｉｇｈ）レベル（以降“Ｈ”と示す）にな
ると、トランジスタ２１．２２で構成されたインバータ
回路を通して出力ＯＵＴはＨ→Ｌとなる。即ち入力ＩＮ
がＨ→して、出力ＯＵＴはＬ４Ｈとなる。いずれも、出
力負荷ＣＬが小さいため出力波形ＯＵＴは急峻な立下り
、立上り波形である。第８図（ｂ）に示すように、出力
負荷ＣＬが大きい時には、出力波形ＯＵＴは緩やかの立
下り、立上り波形となる。
。第８図（ａ）において、まず出力負荷ＣＬが小さい時
には、入力ＩＮが低（Ｌｏｗ）レベル（以降“Ｌ”と示
す）→高（Ｈｉｇｈ）レベル（以降“Ｈ”と示す）にな
ると、トランジスタ２１．２２で構成されたインバータ
回路を通して出力ＯＵＴはＨ→Ｌとなる。即ち入力ＩＮ
がＨ→して、出力ＯＵＴはＬ４Ｈとなる。いずれも、出
力負荷ＣＬが小さいため出力波形ＯＵＴは急峻な立下り
、立上り波形である。第８図（ｂ）に示すように、出力
負荷ＣＬが大きい時には、出力波形ＯＵＴは緩やかの立
下り、立上り波形となる。
このような従来の回路では、負荷の大きい時（第８図（
ｂ））、出力波形がなまり、スピードが遅くなる。
ｂ））、出力波形がなまり、スピードが遅くなる。
また、スピードを速くするため、トランジスタ２１．２
２をより大きいサイズにすると、スピードは速くなるが
、電源からグランドへの貫通電流が増大シ、スイッチン
グノイズが増え、また消費電力も増えるという問題点が
あった。
２をより大きいサイズにすると、スピードは速くなるが
、電源からグランドへの貫通電流が増大シ、スイッチン
グノイズが増え、また消費電力も増えるという問題点が
あった。
本発明の目的は、前記問題点を鯉決し、貫通電流が小さ
くて済み、スイッチングノイズも小さくて済むようにし
た出力バッファ回路を提供することにある。
くて済み、スイッチングノイズも小さくて済むようにし
た出力バッファ回路を提供することにある。
本発明の構成は、入力端子と出力端子との間に、インバ
ータ回路を備えた出力バッファ回路において、前記イン
バータ回路の入力端子がゲートに接続された第１のＰチ
ャンネルトランジスタ及び第１のＮチャンネルトランジ
スタと、前記インバータ回路の出力信号を反転した信号
がゲートに接続された第２のＰチャンネルトランジスタ
及び第２のＮチャンネルトランジスタとを備え、前記第
１．第２のＰチャンネルトランジスタ、前記第１、！２
のＮチャンネルトランジスタを直列接続して、これらト
ランジスタの共通接続点のうち中央の共通接続点を前記
端子に接続したことを特徴とする。
ータ回路を備えた出力バッファ回路において、前記イン
バータ回路の入力端子がゲートに接続された第１のＰチ
ャンネルトランジスタ及び第１のＮチャンネルトランジ
スタと、前記インバータ回路の出力信号を反転した信号
がゲートに接続された第２のＰチャンネルトランジスタ
及び第２のＮチャンネルトランジスタとを備え、前記第
１．第２のＰチャンネルトランジスタ、前記第１、！２
のＮチャンネルトランジスタを直列接続して、これらト
ランジスタの共通接続点のうち中央の共通接続点を前記
端子に接続したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の出力バノファ回路を示
す回路図である。
す回路図である。
第１図において、本実施例は、Ｐチャンネルトランジス
タθとＮチャンネルトランジスタ７とたけで構成された
従来の出力バッファの第１のインバータ回路に、第１の
Ｐチャンネルトランジスタ１と、第２のＰチャンネルト
ランジスタ２と、第２のＮチャンネルトランジスタ３と
、第１のＮチャンネルトランジスタ４とで構成された第
２のＣＭＯＳインバータ回路と、インバータ５とを追加
している。トランジスタ１とトランジスタ４とのゲート
には、入力信号ＩＮと同一の信号がはいり、トランジス
タ２とトランジスタ３とのゲートには、第１のインバー
タ回路の出力ＯＵＴ信号のインバータ５により反転され
た信号がはいる。
タθとＮチャンネルトランジスタ７とたけで構成された
従来の出力バッファの第１のインバータ回路に、第１の
Ｐチャンネルトランジスタ１と、第２のＰチャンネルト
ランジスタ２と、第２のＮチャンネルトランジスタ３と
、第１のＮチャンネルトランジスタ４とで構成された第
２のＣＭＯＳインバータ回路と、インバータ５とを追加
している。トランジスタ１とトランジスタ４とのゲート
には、入力信号ＩＮと同一の信号がはいり、トランジス
タ２とトランジスタ３とのゲートには、第１のインバー
タ回路の出力ＯＵＴ信号のインバータ５により反転され
た信号がはいる。
第１図の動作について、第２図（ａ）、（ｂ）の波形を
用いて説明する。
用いて説明する。
第２図（ａ）において、入力信号ＩＮがＬ−４８となる
と、トランジスタ６がオフ、トランジスタ７がオンで、
出力信号ＯＵＴはＨ−Ｌへ、一方トランジスタ１もオフ
、トランジスタ４もオンする。ノードａは、出力ＯＵＴ
の信号がインバータ５を通り、Ｌ→Ｈとなる。従って、
トランジスタ２もオフ、トランジスタ３もオンする。こ
の際、トランジスタｌとトランジスタ２がオフするタイ
ミング、またトランジスタ３とトランジスタ４がオンす
るタイミングには時間差があり、トランジスタ１〜４の
ゲート電位が同時中間電位となることはない。入力信号
ＩＮが、Ｈ＋Ｌとなると、トランジスタ６がオン、トラ
ンジスタ７がオフ、出力ＯＵＴはＬ−４−Ｈへ。トラン
ジスタ１もオン、トランジスタ４もオフする。ノードａ
は、Ｈ＋Ｌとなる。従って、トランジスタ２もオン、ト
ランジスタ３もオフする。このように、負荷ＣＬの放電
、充電のスピードを速める役目をすることになる。負荷
Ｃｔ、が小さい場合（第２図（ａ））、出力波形ＯＵＴ
の立下り、立上り波形は急峻であるが、負荷ＣＬが大き
い場合（第２図（ｂ））、インバータ５の論理スレショ
ルド電圧を越えるまでは、出力ＯＵＴの立下り、立上り
の波形ＷｌｌＷ３はゆるやかであるが、それを越えると
、トランジスタ３がオンし、負荷ＣＬの放電を加速、あ
るいはトランジスタ２がオンし、充電を加速し、立下り
、立上りの急峻な波形Ｗ２ 、Ｗ４とする。
と、トランジスタ６がオフ、トランジスタ７がオンで、
出力信号ＯＵＴはＨ−Ｌへ、一方トランジスタ１もオフ
、トランジスタ４もオンする。ノードａは、出力ＯＵＴ
の信号がインバータ５を通り、Ｌ→Ｈとなる。従って、
トランジスタ２もオフ、トランジスタ３もオンする。こ
の際、トランジスタｌとトランジスタ２がオフするタイ
ミング、またトランジスタ３とトランジスタ４がオンす
るタイミングには時間差があり、トランジスタ１〜４の
ゲート電位が同時中間電位となることはない。入力信号
ＩＮが、Ｈ＋Ｌとなると、トランジスタ６がオン、トラ
ンジスタ７がオフ、出力ＯＵＴはＬ−４−Ｈへ。トラン
ジスタ１もオン、トランジスタ４もオフする。ノードａ
は、Ｈ＋Ｌとなる。従って、トランジスタ２もオン、ト
ランジスタ３もオフする。このように、負荷ＣＬの放電
、充電のスピードを速める役目をすることになる。負荷
Ｃｔ、が小さい場合（第２図（ａ））、出力波形ＯＵＴ
の立下り、立上り波形は急峻であるが、負荷ＣＬが大き
い場合（第２図（ｂ））、インバータ５の論理スレショ
ルド電圧を越えるまでは、出力ＯＵＴの立下り、立上り
の波形ＷｌｌＷ３はゆるやかであるが、それを越えると
、トランジスタ３がオンし、負荷ＣＬの放電を加速、あ
るいはトランジスタ２がオンし、充電を加速し、立下り
、立上りの急峻な波形Ｗ２ 、Ｗ４とする。
故に、スピードも速くなる。
第３図、第４図は本発明の第２の実施例を出力バッファ
回路を示す回路図、タイミング図である。第３図におい
て、本実施例が、第１の実施例と異なる点は、第１図の
トランジスタ２，３を駆動するインバータ５が、それぞ
れ論理スレショルド電圧が低い第１のインバータ８と、
論理スレショルド電圧がそれよりも高い第２のインバー
タ９に置き換えている点である。負荷ＣＬが小さい時（
第４図（ａ））には、第１の実施例とほとんど変わらな
いが、負荷ＣＬが大きい時（第４図（ｂ））には、例え
ば出力ＯＵＴ波形が立下る時、インバータ９は論理スレ
ショルド電圧が高いため、出力ＯＵＴの電位が下がり始
めたら、すぐ反転し、ノードしはＨとなり、トランジス
タ３をオンする。また、ＯＵＴ波形が立上る時、インバ
ータ８は論理スレショルダ電圧が低いため、出力ＯＵＴ
の電位が上がり始めたらすぐ反転し、ノードａはＬとな
りトランジスタ２をオンする。
回路を示す回路図、タイミング図である。第３図におい
て、本実施例が、第１の実施例と異なる点は、第１図の
トランジスタ２，３を駆動するインバータ５が、それぞ
れ論理スレショルド電圧が低い第１のインバータ８と、
論理スレショルド電圧がそれよりも高い第２のインバー
タ９に置き換えている点である。負荷ＣＬが小さい時（
第４図（ａ））には、第１の実施例とほとんど変わらな
いが、負荷ＣＬが大きい時（第４図（ｂ））には、例え
ば出力ＯＵＴ波形が立下る時、インバータ９は論理スレ
ショルド電圧が高いため、出力ＯＵＴの電位が下がり始
めたら、すぐ反転し、ノードしはＨとなり、トランジス
タ３をオンする。また、ＯＵＴ波形が立上る時、インバ
ータ８は論理スレショルダ電圧が低いため、出力ＯＵＴ
の電位が上がり始めたらすぐ反転し、ノードａはＬとな
りトランジスタ２をオンする。
従って、負荷ＣＬの放電、充電を第１の実施例よりいっ
そう加速することになる。即ち、反転時には、ゆるやか
な波形Ｗ、、Ｗ３．急峻な波形Ｗ２．Ｗ４を有するよう
になる。
そう加速することになる。即ち、反転時には、ゆるやか
な波形Ｗ、、Ｗ３．急峻な波形Ｗ２．Ｗ４を有するよう
になる。
第５図は、前述した第１のＰチャンネルトランジスタ１
と第２のＰチャンネルトランジスタ２を、また、第１の
Ｎチャンネルトランジスタ４と第２のＮチャンネルトラ
ンジスタ３を入れかえた回路図である。
と第２のＰチャンネルトランジスタ２を、また、第１の
Ｎチャンネルトランジスタ４と第２のＮチャンネルトラ
ンジスタ３を入れかえた回路図である。
第６図は、第５図の回路の唯一のインバータ５を分けて
、第１のインバータ８と第２のインバータ９とにしてお
り、それれぞれトランジスタ２゜３のゲート入力として
いる回路図である。
、第１のインバータ８と第２のインバータ９とにしてお
り、それれぞれトランジスタ２゜３のゲート入力として
いる回路図である。
第５図、第６図のそれぞれ第３．第４の実施例において
も、第１図、第３図と同様な効果か得られる。
も、第１図、第３図と同様な効果か得られる。
以上説明したように、本発明は、２個のＰチャンネルト
ランジスタと、同様の２個のＮチャンネルトランジスタ
とで構成されたＣＭＯＳインバータを付加することによ
り、出力負荷が大きい場合でも、ＣＭＯＳインバータは
貫通電流が流れないため、貫通電流のスイッチングノイ
ズを増やすことなく、貫通電流による消費電力を大きく
せず、スピードを速くする効果がある。
ランジスタと、同様の２個のＮチャンネルトランジスタ
とで構成されたＣＭＯＳインバータを付加することによ
り、出力負荷が大きい場合でも、ＣＭＯＳインバータは
貫通電流が流れないため、貫通電流のスイッチングノイ
ズを増やすことなく、貫通電流による消費電力を大きく
せず、スピードを速くする効果がある。
第１図は本発明の第１の実施例の出力バッファ回路を示
す回路図、第２図（ａ）、第２図（ｂ）はいずれも第１
図の実施例の動作波形を示す波形図、第３図は本発明の
第２の実施例を示す回路図、第４図（ａ）、第４図（ｂ
）はいずれも第３図の動作波形を示す波形図、第５図は
本発明の第３の実施例を示す回路図、第６図は本発明の
第４の実施例を示す回路図、第７図は従来の出力バッフ
ァ回路を示す回路図、第８図（ａ）、第８図（ｂ）はい
ずれも第７図の動作波形を示す波形図である。 １．２，６，２１・・・Ｐチャンネルトランジスタ、３
，４，７，２２・・・Ｎチャンネルトランジスタ、５，
８，９・・・インバータ、Ｗｌ、Ｗ、。 Ｗ３ 、Ｗ４・・・波形。
す回路図、第２図（ａ）、第２図（ｂ）はいずれも第１
図の実施例の動作波形を示す波形図、第３図は本発明の
第２の実施例を示す回路図、第４図（ａ）、第４図（ｂ
）はいずれも第３図の動作波形を示す波形図、第５図は
本発明の第３の実施例を示す回路図、第６図は本発明の
第４の実施例を示す回路図、第７図は従来の出力バッフ
ァ回路を示す回路図、第８図（ａ）、第８図（ｂ）はい
ずれも第７図の動作波形を示す波形図である。 １．２，６，２１・・・Ｐチャンネルトランジスタ、３
，４，７，２２・・・Ｎチャンネルトランジスタ、５，
８，９・・・インバータ、Ｗｌ、Ｗ、。 Ｗ３ 、Ｗ４・・・波形。
Claims (1)
- 入力端子と出力端子との間に、インバータ回路を備えた
出力バッファ回路において、前記インバータ回路の入力
端子がゲートに接続された第１のＰチャンネルトランジ
スタ及び第１のＮチャンネルトランジスタと、前記イン
バータ回路の出力信号を反転した信号がゲートに接続さ
れた第２のＰチャンネルトランジスタ及び第２のＮチャ
ンネルトランジスタとを備え、前記第１、第２のＰチャ
ンネルトランジスタ、前記第１、第２のＮチャンネルト
ランジスタを直列接続して、これらトランジスタの共通
接続点のうち中央の共通接続点を前記端子に接続したこ
とを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306554A JP3055165B2 (ja) | 1990-11-13 | 1990-11-13 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306554A JP3055165B2 (ja) | 1990-11-13 | 1990-11-13 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04178014A true JPH04178014A (ja) | 1992-06-25 |
| JP3055165B2 JP3055165B2 (ja) | 2000-06-26 |
Family
ID=17958446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306554A Expired - Lifetime JP3055165B2 (ja) | 1990-11-13 | 1990-11-13 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055165B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189386A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 半導体集積回路 |
-
1990
- 1990-11-13 JP JP2306554A patent/JP3055165B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189386A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055165B2 (ja) | 2000-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2760195B2 (ja) | 論理回路 | |
| KR950007287A (ko) | 디지탈 신호 처리용 지연 회로 | |
| JPH04150224A (ja) | 集積回路 | |
| EP0619652A2 (en) | Data output circuit | |
| JPH06152341A (ja) | バッファリング回路 | |
| JPH04178014A (ja) | 出力バッファ回路 | |
| JP2001127615A (ja) | 分割レベル論理回路 | |
| JPH06237158A (ja) | Ｃｍｏｓ駆動回路 | |
| JP3346466B2 (ja) | シュミット・トリガ回路 | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| JPS59161921A (ja) | 非同期型ブ−ト・ストラツプ・バツフア回路装置 | |
| JPH02114718A (ja) | 出力バッファ回路 | |
| JP3022812B2 (ja) | 出力バッファ回路 | |
| JPH03258115A (ja) | インバータ回路装置 | |
| JPH0332113A (ja) | 半導体集積回路装置 | |
| JPH0677805A (ja) | 出力バッファ回路 | |
| JP3485314B2 (ja) | 放電制御回路 | |
| JPS62292015A (ja) | 出力バツフア回路 | |
| JPH0529910A (ja) | 論理回路 | |
| JPH11177408A (ja) | Ｃｍｏｓドライバ回路 | |
| JPH04104514A (ja) | 出力回路 | |
| JPS62171220A (ja) | バツフア回路 | |
| JPS5910616B2 (ja) | 半導体論理回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH11136108A (ja) | 出力回路 |