JPH04180404A - 交流直流バッファ回路 - Google Patents
交流直流バッファ回路Info
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- JPH04180404A JPH04180404A JP2307304A JP30730490A JPH04180404A JP H04180404 A JPH04180404 A JP H04180404A JP 2307304 A JP2307304 A JP 2307304A JP 30730490 A JP30730490 A JP 30730490A JP H04180404 A JPH04180404 A JP H04180404A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は、トランジスタ回路において交流信号のみな
らず直流電圧をも信号として取扱うような交流直流バッ
ファ回路に関する。
らず直流電圧をも信号として取扱うような交流直流バッ
ファ回路に関する。
（従来の技術）
Ｍ４図にはトランジスタ回路で使用されている従来のバ
ッファ回路を示している。この回路は実開平１−１５９
４１６号公報に開示されている。
ッファ回路を示している。この回路は実開平１−１５９
４１６号公報に開示されている。
この公報のバッファ回路は、逆導電型のトランジスタを
組合わせて構成した場合に生しるペースエミッタ間電圧
の差異に基づく入力電圧と出力電圧の差を実質的に零に
するように工夫されたものである。
組合わせて構成した場合に生しるペースエミッタ間電圧
の差異に基づく入力電圧と出力電圧の差を実質的に零に
するように工夫されたものである。
３．４．５はエミッタ負荷として同一容量の定電流源１
１が設けられたＮＰＮ トランジスタとＰＮＰ トラン
ジスタのからなる同様な構成のバッファ回路である。パ
ンフ７回路３は入力端子ユを有し、バッファ回路５は圧
力端子７を有する。バッファメモリ回路３の出力端子と
バッファ回路５の入力端子９とは抵抗Ｒ２を介して接続
されており、入力端子９と抵抗Ｒ２の接続点には差動増
幅器１０の圧力端子が接続されている。
１が設けられたＮＰＮ トランジスタとＰＮＰ トラン
ジスタのからなる同様な構成のバッファ回路である。パ
ンフ７回路３は入力端子ユを有し、バッファ回路５は圧
力端子７を有する。バッファメモリ回路３の出力端子と
バッファ回路５の入力端子９とは抵抗Ｒ２を介して接続
されており、入力端子９と抵抗Ｒ２の接続点には差動増
幅器１０の圧力端子が接続されている。
差動増幅器１０は、トランジスタＴｒ５とＴｒ６、定電
流源１１抵抗Ｒ１と、トランジスタＴｒ３、Ｔｒ４から
なるカレントミラー回路を有し、第２のバッファ回路４
の出力が一方の入力端子に供給され、バッファ回路４の
入力が他方の入力端子に供給される。
流源１１抵抗Ｒ１と、トランジスタＴｒ３、Ｔｒ４から
なるカレントミラー回路を有し、第２のバッファ回路４
の出力が一方の入力端子に供給され、バッファ回路４の
入力が他方の入力端子に供給される。
これにより、差動増幅器１０の差動入力としては、バッ
ファ回路４を構成する逆導電型のトランジスタＴｒ２Ａ
５Ｔｒ２Ｂの各ペースエミッタ間の差（−Ｖ ＢＥ２
Ａ＋ Ｖ ＢＥ２Ｂ） ｆｒ＜入力サレルコトニナル。
ファ回路４を構成する逆導電型のトランジスタＴｒ２Ａ
５Ｔｒ２Ｂの各ペースエミッタ間の差（−Ｖ ＢＥ２
Ａ＋ Ｖ ＢＥ２Ｂ） ｆｒ＜入力サレルコトニナル。
このベースエミッタ間電圧の差は、差動出力電流１３を
生じさせる。
生じさせる。
１３− （−ＶＢＥ２Ａ＋ ＶＢＥ２Ｂ） ／Ｒこの電
流Ｉ３は、抵抗Ｒ２に電圧を発生させて、この電圧は、
バッファ回路３と５でそれぞれ発生しているペースエミ
ッタ間電圧の差をキャンセルするための是正電圧として
働く。是正電圧ＶＲは次式のように表される。
流Ｉ３は、抵抗Ｒ２に電圧を発生させて、この電圧は、
バッファ回路３と５でそれぞれ発生しているペースエミ
ッタ間電圧の差をキャンセルするための是正電圧として
働く。是正電圧ＶＲは次式のように表される。
ＶＲ−（−ＶＢＥＩＡ＋ＶＢＥＩＢ） Ｘ （−Ｒ２／
Ｒ１）ここでＩｆ＞＞１３に選べば、バッファ回路３と
４および５のトランジスタのペースエミッタ間電圧の差
は互いに相等しいと見なすことかでき、さらにＲ２−２
Ｒ１と選べば、トランジスタＴ ｒ３Ａのベース電位（
入力端子９の電位）は、ＶＢ −ＶＩＮＩ ＋（−
ＶＢＥＩＡ＋ＶＢＥＩＢ） ＋ＶＲとなり、これに先
のＶＲを代入すると、ＶＢ −ＶＩＮＩ ＋（−Ｖ
ＢＥＩＡ＋ＶＢＥＩＢ）＋ （−ＶＢＥ２Ａ＋ＶＢＥ２
Ｂ） Ｘ （−Ｒ２／Ｒ１）ココテ、−Ｖ ＢＥＩＡ＋
Ｖ ＢＥＩＢ −−Ｖ ＢＥ２Ａ＋ Ｖ ＢＥ２Ｂで
あり、且つＲ２−２Ｒ１と選んだので、この式％式％） となる。次に、直流出力電圧Ｖ ０ＬＩＴは、ＶＯＬＩ
Ｔ −ＶＩＮＩ −（−ＶＢＥＩＡ＋ＶＢＥＩＢ）＋
（−Ｖ ＢＥ３Ａ十 Ｖ ＢＥ３Ｂ）で表される
か、 −Ｖ ＢＥＩＡ＋ ｖ ＢＥＩＢ−−Ｖ ＢＥ３＾＋Ｖ
ＢＥ３Ｂであるから結局 ＶＯＬＩＴ−ＶＩＮとなり、ここのバッファ回路かＮＰ
Ｎ ）ランジスタとＰＮＰ Ｉ−ランジスタによるベー
スエミッタ間電圧の差電圧を生しるにも拘らず、直流入
力電圧と直流出力電圧とは同電位となる。
Ｒ１）ここでＩｆ＞＞１３に選べば、バッファ回路３と
４および５のトランジスタのペースエミッタ間電圧の差
は互いに相等しいと見なすことかでき、さらにＲ２−２
Ｒ１と選べば、トランジスタＴ ｒ３Ａのベース電位（
入力端子９の電位）は、ＶＢ −ＶＩＮＩ ＋（−
ＶＢＥＩＡ＋ＶＢＥＩＢ） ＋ＶＲとなり、これに先
のＶＲを代入すると、ＶＢ −ＶＩＮＩ ＋（−Ｖ
ＢＥＩＡ＋ＶＢＥＩＢ）＋ （−ＶＢＥ２Ａ＋ＶＢＥ２
Ｂ） Ｘ （−Ｒ２／Ｒ１）ココテ、−Ｖ ＢＥＩＡ＋
Ｖ ＢＥＩＢ −−Ｖ ＢＥ２Ａ＋ Ｖ ＢＥ２Ｂで
あり、且つＲ２−２Ｒ１と選んだので、この式％式％） となる。次に、直流出力電圧Ｖ ０ＬＩＴは、ＶＯＬＩ
Ｔ −ＶＩＮＩ −（−ＶＢＥＩＡ＋ＶＢＥＩＢ）＋
（−Ｖ ＢＥ３Ａ十 Ｖ ＢＥ３Ｂ）で表される
か、 −Ｖ ＢＥＩＡ＋ ｖ ＢＥＩＢ−−Ｖ ＢＥ３＾＋Ｖ
ＢＥ３Ｂであるから結局 ＶＯＬＩＴ−ＶＩＮとなり、ここのバッファ回路かＮＰ
Ｎ ）ランジスタとＰＮＰ Ｉ−ランジスタによるベー
スエミッタ間電圧の差電圧を生しるにも拘らず、直流入
力電圧と直流出力電圧とは同電位となる。
（発明が解決しようとする課題）
しかしなから上記のバッファ回路は、次のような問題か
ある。即ち第５図に示すように、１つの入力ＶＩＫカラ
独立した多数ノｄＪ力Ｖ ０ＬＩＴＩ、Ｖ ＱＵＴ２、
Ｖ ０ＵＴ３・・・を得たい場合、第４図の回路を利用
すると、回路構成か複雑となり、素子数も非常に多くな
る。また多数の出力を得ようとして出力段のバッファ回
路を増やすとバッファ回路のベース電流を無視できなく
なり、回路の入力と出力の間にＤＣオフセット電圧が生
してしまう。
ある。即ち第５図に示すように、１つの入力ＶＩＫカラ
独立した多数ノｄＪ力Ｖ ０ＬＩＴＩ、Ｖ ＱＵＴ２、
Ｖ ０ＵＴ３・・・を得たい場合、第４図の回路を利用
すると、回路構成か複雑となり、素子数も非常に多くな
る。また多数の出力を得ようとして出力段のバッファ回
路を増やすとバッファ回路のベース電流を無視できなく
なり、回路の入力と出力の間にＤＣオフセット電圧が生
してしまう。
そこでこの発明は、ペースエミッタ間電圧の異なる逆導
電型のトランジスタを組合わせて構成した場合に生じる
入力電圧と出力電圧の差を実質的に高精度で零にする場
合、極めて簡単な構成で達成できる交流直流バッファ回
路を提供することを目的とする。
電型のトランジスタを組合わせて構成した場合に生じる
入力電圧と出力電圧の差を実質的に高精度で零にする場
合、極めて簡単な構成で達成できる交流直流バッファ回
路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は、エミッタとベースが抵抗を介して接続され
た逆導電型のトランジスタを有し、それぞれのトランジ
スタのエミッタの負荷には同一容量の定電流源が接続さ
れ、前記一方のトランジスタのベースを入力、他方のト
ランジスタのエミッタを出力とするバッファ回路と、 互いのベースが共通接続され、それぞれベースとエミッ
タ間が抵抗で接続された逆導電型のトランジスタを有し
、それぞれのトランジスタのエミッタの負荷には同一容
量の定電流源が接続されてなる電圧補償回路と、 前記電圧補償回路のトランジスタのベース電流と同じ電
流をカレントミラー回路により取出し、前記バッファ回
路の前記抵抗に与えて補償電圧を発生させる手段とを備
えるものである。
た逆導電型のトランジスタを有し、それぞれのトランジ
スタのエミッタの負荷には同一容量の定電流源が接続さ
れ、前記一方のトランジスタのベースを入力、他方のト
ランジスタのエミッタを出力とするバッファ回路と、 互いのベースが共通接続され、それぞれベースとエミッ
タ間が抵抗で接続された逆導電型のトランジスタを有し
、それぞれのトランジスタのエミッタの負荷には同一容
量の定電流源が接続されてなる電圧補償回路と、 前記電圧補償回路のトランジスタのベース電流と同じ電
流をカレントミラー回路により取出し、前記バッファ回
路の前記抵抗に与えて補償電圧を発生させる手段とを備
えるものである。
（作 用）
上記の手段により、電圧補償回路における導電型の異な
る各トランジスタのベースエミッタ間にそれぞれ生じる
差電圧を、差電流に変換して、バッファ回路を構成する
互いに逆導電型トランジスタのエミッタとベース間に接
続された抵抗に帰還することにより、是正電圧が得られ
バッファ回路における入力直流電圧と出力直流電圧とを
同一電位にすることができる。
る各トランジスタのベースエミッタ間にそれぞれ生じる
差電圧を、差電流に変換して、バッファ回路を構成する
互いに逆導電型トランジスタのエミッタとベース間に接
続された抵抗に帰還することにより、是正電圧が得られ
バッファ回路における入力直流電圧と出力直流電圧とを
同一電位にすることができる。
（実施例）
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例である。入力端子１１は、
バッファ回路１００を構成するＮＰＮトランジスタＴｌ
ｌのベースに接続され、このトランジスタＴｌｌのコレ
クタは電源ラインＶＣＣに接続され、エミッタは定電流
源１１１ａを介して接地ラインＧＮＤに接続されている
。トランジスタＴｌｌのエミッタは、抵抗Ｒｌｌａを介
してＰＮＰ トランジスタＴＩ２のベースに接続されて
いる。トランジスタＴＩ２のエミッタは定電流源１１１
ｂを介して電源ラインＶＣＣに接続され、コレクタは接
地ラインＧＮＤに接続される。そしてバッファ回路１０
０の出力端子１２はトランジスタＴ１２のエミッタから
取出されている。
バッファ回路１００を構成するＮＰＮトランジスタＴｌ
ｌのベースに接続され、このトランジスタＴｌｌのコレ
クタは電源ラインＶＣＣに接続され、エミッタは定電流
源１１１ａを介して接地ラインＧＮＤに接続されている
。トランジスタＴｌｌのエミッタは、抵抗Ｒｌｌａを介
してＰＮＰ トランジスタＴＩ２のベースに接続されて
いる。トランジスタＴＩ２のエミッタは定電流源１１１
ｂを介して電源ラインＶＣＣに接続され、コレクタは接
地ラインＧＮＤに接続される。そしてバッファ回路１０
０の出力端子１２はトランジスタＴ１２のエミッタから
取出されている。
一方、ＮＰＮ）ランジスタＴ１３は電圧補償回路２００
を構成するもので、ペースエミッタ間には抵抗ＲＩｌｂ
が接続されベースは、ＰＮＰトランジスタＴ１４のベー
スに接続されている。トランジスタ７１３のコレクタは
電源ラインＶＣＣに接続され、エミッタは定電流源１１
２ａを介して接地ラインＧＮＤに接続されている。また
トランジスタＴ１４のペースエミッタ間には抵抗ＲＩｌ
ｃが接続され、このトランジスタＴ１４のコレクタは接
地ラインＧＮＤに接続され、エミッタは定電流源１１２
を介して電源ラインｖｅｃに接続されている。
を構成するもので、ペースエミッタ間には抵抗ＲＩｌｂ
が接続されベースは、ＰＮＰトランジスタＴ１４のベー
スに接続されている。トランジスタ７１３のコレクタは
電源ラインＶＣＣに接続され、エミッタは定電流源１１
２ａを介して接地ラインＧＮＤに接続されている。また
トランジスタＴ１４のペースエミッタ間には抵抗ＲＩｌ
ｃが接続され、このトランジスタＴ１４のコレクタは接
地ラインＧＮＤに接続され、エミッタは定電流源１１２
を介して電源ラインｖｅｃに接続されている。
ここでトランジスタＴ１３のベースは、カレントミラー
回路３００の入力部に接続されており、カレントミラー
回路３００で生じた出力電流（トランジスタＴ１３のベ
ース電流と同じ）は抵抗Ｒｌｌａの端子に接続される。
回路３００の入力部に接続されており、カレントミラー
回路３００で生じた出力電流（トランジスタＴ１３のベ
ース電流と同じ）は抵抗Ｒｌｌａの端子に接続される。
上記の回路において、抵抗Ｒｌｌａ 、 Ｒｌｌｂ、Ｒ
ｌｉｅは同じ抵抗値であり、定電流源１１１ａと１１１
ｂも同一容量の電流源である。また、定電流源１１２ａ
とＩ １２ｂも同一容量の電流源である。
ｌｉｅは同じ抵抗値であり、定電流源１１１ａと１１１
ｂも同一容量の電流源である。また、定電流源１１２ａ
とＩ １２ｂも同一容量の電流源である。
次に、ベース電流を無視して動作説明を行う。
一般にトランジスタは同一容量のコレクタ電流を流した
としてもＮＰＮ型とＰＮＰ型とではペースエミッタ間の
電圧が異なる。電圧補償回路２００において、同一容量
の定電流源１１２ａ ＳＩ １２ｂがエミッタ負荷とし
て接続されたトランジスタ７１ＢとＴＩ４のベースエミ
ッタ間電圧をそれぞれＶ ＢＥＩ、Ｖ ＢＦ２とすると
、接続点Ｎ１に流れる電流１ｘｌは、 Ｉ ｘ Ｉ −（ＶＢＥ３／Ｒ１１） −（ＶＢＥ４／
Ｒ１１）−（１）となり、逆導電型トランジスタのペー
スエミッタ間電圧差が電流変換されたことになる。この
電流はカレントミラー回路３００を介して前段のバッフ
ァ回路１００へ帰還される。バッファ回路１００のトラ
ンジスタＴｌｌとＴＩ２もそれぞれに同一容量の定電流
＃！ １１１ａ ＳＩ ｌｌｂをエミッタ負荷として有
するので、それぞれのトランジスタのベースエミッタ間
にはＶＢＥＩ 、ＶＢＥ２の電圧が生じる。入力電圧Ｖ
ＩＮと■０υ丁の関係を求める。
としてもＮＰＮ型とＰＮＰ型とではペースエミッタ間の
電圧が異なる。電圧補償回路２００において、同一容量
の定電流源１１２ａ ＳＩ １２ｂがエミッタ負荷とし
て接続されたトランジスタ７１ＢとＴＩ４のベースエミ
ッタ間電圧をそれぞれＶ ＢＥＩ、Ｖ ＢＦ２とすると
、接続点Ｎ１に流れる電流１ｘｌは、 Ｉ ｘ Ｉ −（ＶＢＥ３／Ｒ１１） −（ＶＢＥ４／
Ｒ１１）−（１）となり、逆導電型トランジスタのペー
スエミッタ間電圧差が電流変換されたことになる。この
電流はカレントミラー回路３００を介して前段のバッフ
ァ回路１００へ帰還される。バッファ回路１００のトラ
ンジスタＴｌｌとＴＩ２もそれぞれに同一容量の定電流
＃！ １１１ａ ＳＩ ｌｌｂをエミッタ負荷として有
するので、それぞれのトランジスタのベースエミッタ間
にはＶＢＥＩ 、ＶＢＥ２の電圧が生じる。入力電圧Ｖ
ＩＮと■０υ丁の関係を求める。
ＶＩＮ−ＶＢＥ１＋（Ｒ１１ｘ Ｉ ｘ Ｉ） 十ＶＢ
Ｅ２−ＶＯＵＴ ・・・（２
）となり、ここで（１）式を代入すると、ＶＩＮ−ＶＢ
ＥＩ ＋（ＶＢＥ３−ＶＢＥ４ ） ＋ＶＢＥ２−ＶＯ
［ＩＴ ・・・（３）が得ら
れる。（３）式かられかるように、トランジスタＴｌｌ
と７１３のペースエミッタ間電圧が等しくかつトランジ
スタＴ１２とＴ１４のペースエミッタ間電圧が等しけれ
ば、入力電圧ＶＩＮと出力電圧■０υＴは同電位となる
。これを満たす条件は、次の（４）式、（５）式である
。
Ｅ２−ＶＯＵＴ ・・・（２
）となり、ここで（１）式を代入すると、ＶＩＮ−ＶＢ
ＥＩ ＋（ＶＢＥ３−ＶＢＥ４ ） ＋ＶＢＥ２−ＶＯ
［ＩＴ ・・・（３）が得ら
れる。（３）式かられかるように、トランジスタＴｌｌ
と７１３のペースエミッタ間電圧が等しくかつトランジ
スタＴ１２とＴ１４のペースエミッタ間電圧が等しけれ
ば、入力電圧ＶＩＮと出力電圧■０υＴは同電位となる
。これを満たす条件は、次の（４）式、（５）式である
。
（ＶＢＥ３−ＶＢＥ４）／Ｒ１１−１１１−１４）１１
２− Ｉ Ｎ＋（ＶＢＥ／ Ｒｌｔ）
・・・ （５）である。ここで（５）式のＶＢＥは一般
的なトランジスタのペースエミッタ間の電圧であり約０
，７■である。（５）式のＶＢＥは厳密な値でな（でも
実用上の問題はない。それはトランジスタＴ１３、ＴＩ
４に流れるコレクタ電流の差を考えた場合、定電流源１
１１の電流に比べて非常に小さいという（４）式の条件
かあるからである。
２− Ｉ Ｎ＋（ＶＢＥ／ Ｒｌｔ）
・・・ （５）である。ここで（５）式のＶＢＥは一般
的なトランジスタのペースエミッタ間の電圧であり約０
，７■である。（５）式のＶＢＥは厳密な値でな（でも
実用上の問題はない。それはトランジスタＴ１３、ＴＩ
４に流れるコレクタ電流の差を考えた場合、定電流源１
１１の電流に比べて非常に小さいという（４）式の条件
かあるからである。
（４）式と（５）式を満足するように回路の定数を設定
すれば、入力電圧ＶＩＮと出力電圧Ｖ ０１ｌＴをほぼ
同電位とすることができる。
すれば、入力電圧ＶＩＮと出力電圧Ｖ ０１ｌＴをほぼ
同電位とすることができる。
上記の実施例ではバッファ回路は入力トランジスタかＮ
ＰＮで出力トランジスタかＰＮＰであるがこの逆に入力
トランジスタをＰＮＰ、出力トランジスタをＮＰＮとし
ても同様な効果を得ることかできる。
ＰＮで出力トランジスタかＰＮＰであるがこの逆に入力
トランジスタをＰＮＰ、出力トランジスタをＮＰＮとし
ても同様な効果を得ることかできる。
また実施例では１段のバッファ回路を示しているか、入
力を共通としてトランジスタＴＩ２に並列に複数の出力
トランジスタを設ければ、複数の出力を取り出すことが
でき、電圧補償回路２００は共通に使用できる。よって
回路構成を複雑にすることもなく、素子数か増大するこ
ともない。
力を共通としてトランジスタＴＩ２に並列に複数の出力
トランジスタを設ければ、複数の出力を取り出すことが
でき、電圧補償回路２００は共通に使用できる。よって
回路構成を複雑にすることもなく、素子数か増大するこ
ともない。
第２図はこの発明の他の実施例である。この実施例は、
トランジスタＴ１４のベースにさらに抵抗Ｒ１１ｄを接
続したものであり、他の部分は第１図の回路と同じであ
る。これにより、トランジスタのベース電流補償が得ら
れ、入力電圧ＶＩＮと出力電圧Ｖ ０１ｌＴの差をより
小さくすることができる。
トランジスタＴ１４のベースにさらに抵抗Ｒ１１ｄを接
続したものであり、他の部分は第１図の回路と同じであ
る。これにより、トランジスタのベース電流補償が得ら
れ、入力電圧ＶＩＮと出力電圧Ｖ ０１ｌＴの差をより
小さくすることができる。
この実施例において、トランジスタＴｌｌ、Ｔ１２、Ｔ
１３、Ｔ１４のベース電流をそれぞれｌ旧、ｌＢ２、ｌ
Ｂ３、ｌＢ４として接続点Ｎに流れる電流ＩＸ２を求め
ると、 １×２ − （ＶＢＥ３／Ｒ１１） ＋Ｉ Ｂ３− ｆ［ＶＢ
Ｅ４＋（ＶＢＥ４＋（Ｉ Ｂ４Ｘ Ｒ１１）］／
Ｒ１１１Ｉ Ｂ４ ・・ （６） となる。またバッファ回路１００において入力電圧ＶＩ
Ｎと出力電圧Ｖ ＯＵＴの関係を求めると、Ｖｌ）ｌ−
ＶＢＥＩ ＋［（Ｉ ｘ２ｘ ｌＢ２） ｘＲｔｉ］＋
ＶＢＥ２− ＶＯＬＩＴ −（７）が
得られる。ここで（６）式を（７）式に代入すると、 Ｖ ＩＮ−Ｖ ＢＥＪ ＋ ［（ｌＢ２＋ｌＢ５−
２１８４） ｘ Ｒ１１コ＋ ＶＢＥ３ − ＶＢ
Ｅ４ ＋ ＶＢＥ２ − ＶＯＬＩＴ −（８）と
なる。（４）式、（５）式の条件によりＶＢＥＩ −Ｖ
ＢＥ３ 、ＶＢＥ２− ＶＢＥ４であるから、（８）式
は次の（９）式のようになる。
１３、Ｔ１４のベース電流をそれぞれｌ旧、ｌＢ２、ｌ
Ｂ３、ｌＢ４として接続点Ｎに流れる電流ＩＸ２を求め
ると、 １×２ − （ＶＢＥ３／Ｒ１１） ＋Ｉ Ｂ３− ｆ［ＶＢ
Ｅ４＋（ＶＢＥ４＋（Ｉ Ｂ４Ｘ Ｒ１１）］／
Ｒ１１１Ｉ Ｂ４ ・・ （６） となる。またバッファ回路１００において入力電圧ＶＩ
Ｎと出力電圧Ｖ ＯＵＴの関係を求めると、Ｖｌ）ｌ−
ＶＢＥＩ ＋［（Ｉ ｘ２ｘ ｌＢ２） ｘＲｔｉ］＋
ＶＢＥ２− ＶＯＬＩＴ −（７）が
得られる。ここで（６）式を（７）式に代入すると、 Ｖ ＩＮ−Ｖ ＢＥＪ ＋ ［（ｌＢ２＋ｌＢ５−
２１８４） ｘ Ｒ１１コ＋ ＶＢＥ３ − ＶＢ
Ｅ４ ＋ ＶＢＥ２ − ＶＯＬＩＴ −（８）と
なる。（４）式、（５）式の条件によりＶＢＥＩ −Ｖ
ＢＥ３ 、ＶＢＥ２− ＶＢＥ４であるから、（８）式
は次の（９）式のようになる。
ＶＩｉ［（ＪＢ２＋ ｌＢ５−２ １Ｂ４） Ｘ
ＲＩＩコ＝ＶＯＵＴ ・・・
（９）（９）式によれば、入力電圧ＶＩＮと出力電圧Ｖ
０ＬＩＴの間に（ＩＢ２＋ｌＢ５−２１Ｂ４） ｘＲ
ＩＩのＤＣオフセットが生じているが、ｌＢ２、ｌＢ３
、ｌＢ４のそれぞれの差は非常に小さいため結果的に（
９）式の入力電圧ＶＩＮと出力電圧Ｖ ＯＵＴはほぼ一
致する。
ＲＩＩコ＝ＶＯＵＴ ・・・
（９）（９）式によれば、入力電圧ＶＩＮと出力電圧Ｖ
０ＬＩＴの間に（ＩＢ２＋ｌＢ５−２１Ｂ４） ｘＲ
ＩＩのＤＣオフセットが生じているが、ｌＢ２、ｌＢ３
、ｌＢ４のそれぞれの差は非常に小さいため結果的に（
９）式の入力電圧ＶＩＮと出力電圧Ｖ ＯＵＴはほぼ一
致する。
この実施例も第１図の実施例と同様に入力トランジスタ
かＮＰＮで出力トランジスタかＰＮＰであるかこの関係
は逆のトランジスタ配列でも同様な効果か得られる。
かＮＰＮで出力トランジスタかＰＮＰであるかこの関係
は逆のトランジスタ配列でも同様な効果か得られる。
第３図はこの発明のさらに他の実施例である。
先の実施例と異なる部分は、電圧補償回路２００におけ
るトランジスタＴ１３とＴ１４の各エミッタ負荷とな定
電流源がそれぞれ電流補償回路を含むように構成されて
いる点である。この電流補償回路は、（４）式、（５）
式の条件式を具体化することができるもので、トランジ
スタＴＩＬＴ１２、Ｔ１３、Ｔ１４に流れるコレクタ電
流をすべて等しくするように動作する。この手段を用い
ると、トランジスタＴｌｌとＴ１３のペースエミッタ間
電圧を完全に等しくすることができ、またトランジスタ
ＴＩ２とＴ１４のペースエミッタ間電圧も完全に等しく
することができる。これにより、入力電圧ＶＩＮと出力
電圧Ｖ ＯＵＴは一層高精度で等しくなる。
るトランジスタＴ１３とＴ１４の各エミッタ負荷とな定
電流源がそれぞれ電流補償回路を含むように構成されて
いる点である。この電流補償回路は、（４）式、（５）
式の条件式を具体化することができるもので、トランジ
スタＴＩＬＴ１２、Ｔ１３、Ｔ１４に流れるコレクタ電
流をすべて等しくするように動作する。この手段を用い
ると、トランジスタＴｌｌとＴ１３のペースエミッタ間
電圧を完全に等しくすることができ、またトランジスタ
ＴＩ２とＴ１４のペースエミッタ間電圧も完全に等しく
することができる。これにより、入力電圧ＶＩＮと出力
電圧Ｖ ＯＵＴは一層高精度で等しくなる。
トランジスタＴ１３のエミッタには、トランジスタＴ１
５のベースが接続され、このトランジスタＴ１５のベー
スエミッタ間には抵抗ｒ１が接続されている。トランジ
スタＴ１５のコレクタは、電源ラインＶｃｃに接続され
る。そして、トランジスタ７１３とＴ１５のエミッタは
それぞれ定電流源を構成するトランジスタＴ１７と７１
８のコレクタに接続されている。トランジスタＴＩ７と
ＴｌｇのベースにはバイアスＶＢＩが供給され、それぞ
れのエミッタは、抵抗ｒ２、ｒ３を介して接地ラインＧ
ＮＤに接続されている。
５のベースが接続され、このトランジスタＴ１５のベー
スエミッタ間には抵抗ｒ１が接続されている。トランジ
スタＴ１５のコレクタは、電源ラインＶｃｃに接続され
る。そして、トランジスタ７１３とＴ１５のエミッタは
それぞれ定電流源を構成するトランジスタＴ１７と７１
８のコレクタに接続されている。トランジスタＴＩ７と
ＴｌｇのベースにはバイアスＶＢＩが供給され、それぞ
れのエミッタは、抵抗ｒ２、ｒ３を介して接地ラインＧ
ＮＤに接続されている。
一方、トランジスタＴ１４のエミッタには、トランジス
タＴ１６のベースが接続され、このトランジスタＴｌＢ
のペースエミッタ間には抵抗「４が接続されている。ト
ランジスタＴ１５のコレクタは、接地ラインＧＮＤに接
続される。そして、トランジスタＴ１４とＴｌＢのエミ
ッタはそれぞれ定電流源を構成するトランジスタＴ１９
とＴ２０のコレクタに接続されている。トランジスタＴ
１９と７２０のベースにはバイアスＶＢ２が供給され、
それぞれのエミッタは、抵抗ｒ５、ｒｅを介して電源イ
ンｖＣＣに接続されている。各抵抗の値は、抵抗Ｒｌｌ
ｂ等と同じ値であり、トランジスタＴ１７〜Ｔ２０によ
る各定電流源の電流は、先の定電流源１１１の電流値と
同じ値に設定されている。
タＴ１６のベースが接続され、このトランジスタＴｌＢ
のペースエミッタ間には抵抗「４が接続されている。ト
ランジスタＴ１５のコレクタは、接地ラインＧＮＤに接
続される。そして、トランジスタＴ１４とＴｌＢのエミ
ッタはそれぞれ定電流源を構成するトランジスタＴ１９
とＴ２０のコレクタに接続されている。トランジスタＴ
１９と７２０のベースにはバイアスＶＢ２が供給され、
それぞれのエミッタは、抵抗ｒ５、ｒｅを介して電源イ
ンｖＣＣに接続されている。各抵抗の値は、抵抗Ｒｌｌ
ｂ等と同じ値であり、トランジスタＴ１７〜Ｔ２０によ
る各定電流源の電流は、先の定電流源１１１の電流値と
同じ値に設定されている。
この回路においても、先に示した実施例と同様な効果を
得ることができる。
得ることができる。
［発明の効果〕
以上説明したようにこの発明の回路によると、ペースエ
ミッタ間電圧の異なる逆導電型のトランジスタを組合わ
せて構成した場合に生しる入力電圧と出力電圧の差を実
質的に高精度で零にする場合、極めて簡単な構成で達成
できるものである。
ミッタ間電圧の異なる逆導電型のトランジスタを組合わ
せて構成した場合に生しる入力電圧と出力電圧の差を実
質的に高精度で零にする場合、極めて簡単な構成で達成
できるものである。
第１図はこの発明の一実施例を示す回路図、第２図及び
第３図はこの発明の他の実施例を示す回路図、第４図は
従来の交流直流バッファ回路を示す図、第５図は従来の
回路の問題点を説明するために示した説明図である。 １００・・・バッファ回路、２００・・・電圧補償回路
、３００・・・カレントミラー回路。 出願人代理人 弁理士 鈴江武彦
第３図はこの発明の他の実施例を示す回路図、第４図は
従来の交流直流バッファ回路を示す図、第５図は従来の
回路の問題点を説明するために示した説明図である。 １００・・・バッファ回路、２００・・・電圧補償回路
、３００・・・カレントミラー回路。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１）エミッタとベースが抵抗を介して接続された逆導
電型のトランジスタを有し、それぞれのトランジスタの
エミッタの負荷には同一容量の定電流源が接続され、前
記一方のトランジスタのベースを入力、他方のトランジ
スタのエミッタを出力とするバッファ回路と、 互いのベースが共通接続され、それぞれベースとエミッ
タ間が抵抗で接続された逆導電型のトランジスタを有し
、それぞれのトランジスタのエミッタの負荷には同一容
量の定電流源が接続されてなる電圧補償回路と、 前記電圧補償回路のトランジスタのベース電流と同じ電
流をカレントミラー回路により取出し、前記バッファ回
路の前記抵抗に与えて補償電圧を発生させる手段とを具
備したことを特徴とする交流直流バッファ回路。 - （２）エミッタとベースが抵抗を介して接続された逆導
電型のトランジスタを有し、それぞれのトランジスタの
エミッタの負荷には同一容量の定電流源が接続され、前
記一方のトランジスタのベースを入力、他方のトランジ
スタのエミッタを出力とするバッファ回路と、 互いのベースが抵抗を介して接続された逆導電型のトラ
ンジスタを有し、一方のトランジスタのベースとエミッ
タ間が抵抗で接続され、他方のトランジスタのエミッタ
が前記一方のトランジスタのエミッタに抵抗を介して接
続され、それぞれのトランジスタのエミッタの負荷には
同一容量の定電流源が接続されてなる電圧補償回路と、 前記電圧補償回路のトランジスタのベース電流と同じ電
流をカレントミラー回路により取出し、前記バッファ回
路の抵抗に与えて補償電圧を発生させる手段とを具備し
たことを特徴とする交流直流バッファ回路。 - （３）前記定電流源は、電流補償手段を含むことを特徴
とする請求項第１項若しくは第２項記載の交流直流バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307304A JPH04180404A (ja) | 1990-11-15 | 1990-11-15 | 交流直流バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307304A JPH04180404A (ja) | 1990-11-15 | 1990-11-15 | 交流直流バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180404A true JPH04180404A (ja) | 1992-06-26 |
Family
ID=17967538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307304A Pending JPH04180404A (ja) | 1990-11-15 | 1990-11-15 | 交流直流バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180404A (ja) |
-
1990
- 1990-11-15 JP JP2307304A patent/JPH04180404A/ja active Pending
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