JPH0418043Y2 - - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ この考案は例えば小型電子式計算機などのマイ
クロプログラム制御による電子機器に関する。

［従来技術とその問題点］ 近年、LSIの集積度が高くなり、１チツプのマ
イクロプロセツサを用いた小型電子式計算機など
においても記憶容量が増えて複雑なプログラムが
設定可能となつている。そして、プログラムが複
雑になるに従い、サブルーチンを幾重にも使用し
てそのレベルが深くなると、各サブルーチン内で
使用するレジスタが所定のサブルーチン内で使用
するレジスタと同等のものであつた場合に、その
内容を破壊してしまうことがある。これを防ぐた
めには、そのレジスタの内容を一時他のレジスタ
に退避させてからサブルーチンを呼ぶようにし、
サブルーチンの処理が終了した段階で再びレジス
タの内容を復帰させるという複雑な処理が必要と
なる。

［考案の目的］ この考案は上記のような事情に鑑みてなされた
もので、サブルーチンのリターンアドレスがスタ
ツクされるRAMのアドレスを指定するスタツク
カウンタを有し、このスタツクカウンタの値に連
動してレジスタが切替わるRAMを有することに
より、そのレジスタの内容を退避、復帰すること
ができるようにして、プログラム設計上のワーク
エリア設定を容易にし、設計効率をあげることの
できるマイクロプログラム制御による電子機器を
提供することを目的とする。

［考案の要点］ この考案は、サブルーチンのレベルに応じたカ
ウント値をもつスタツクカウンタを具備し、これ
に連動して上位アドレスが切替わるRAMを有す
ることにより、そのRAMのデータの記憶エリア
をサブルーチンのレベルに応じて自動的に割当て
て、サブルーチンコールにおけるデータの破壊を
防止するようにしたものである。

［考案の実施例］ 以下図面を参照してこの考案の一実施例を説明
する。第１図はその回路構成を示すもので、１１
はプログラム等を記憶するROMであり、この
ROM１１はセレクタ１２に共用RAMデータを、
共用RAM１３のアドレス端子ADに共用RAMア
ドレスを、制御部１４に制御命令を、切替用
RAM１５の下位アドレス端子ADLに下位アドレ
スを、アドレスラツチ回路１６にアドレスを、セ
レクタ１７にデータをそれぞれ出力する。上記制
御部１４は、ROM１１から入力された制御命令
にしたがつて各回路の動作制御を行なうもので、
演算部１８の端子OPに演算データを、共用
RAM１３の端子Ｒ／Ｗに読出し／書込み信号
を、セレクタ１２に選択信号を、切替用RAM１
５の端子Ｒ／Ｗに読出し／書込み信号を、スタツ
クカウンタ１９の端子Ｕ／Ｄにカウントアツプ／
カウントダウン信号を、スタツク用RAM２０の
端子Ｒ／Ｗに読出し／書込み信号を、そしてセレ
クタ２１に選択信号を送出する。演算部１８は、
共用RAM１３及び切替用RAM１５の出力端子
OUTから送られてくるデータに対して、上記制
御部１４から端子OPに送られてくる演算データ
に応じた演算動作を行なうもので、その演算結果
データは、上記セレクタ１２及びセレクタ１７に
送られる。セレクタ１２及びセレクタ１７は、そ
れぞれ制御部１４から送られてくる選択信号によ
つてROM１１からの共用RAMデータと演算部
１８からの演算結果データ、またはROM１１か
らのデータと演算部１８からの演算結果データの
いずれかを選択して出力するもので、セレクタ１
２の出力は共用RAM１３の入力端子INに、ま
た、セレクタ１７の出力は切替用RAM１５の入
力端子INにそれぞれ送られる。上記切替用RAM
１５には、その上位アドレス端子ADHにスタツ
クカウンタ１９の計数値が入力されるもので、こ
の上位アドレス端子ADH及び下位アドレス端子
ADLに入力される内容に応じて記憶エリアが指
定され、制御部１４からの読出し／書込み信号に
従つてセレクタ１７からのデータの書込み、ある
いは演算部１８へのデータの読出しがなされる。
スタツクカウンタ１９は、制御部１４から入力さ
れるカウントアツプ／カウントダウン信号に従つ
て計数値を変化させるもので、その計数値データ
は上記した切替用RAM１５と共にスタツク用
RAM２０のアドレス端子ADにも送られる。ス
タツク用RAM２０は、各サブルーチンのリター
ンアドレスを順次記憶するもので、スタツクカウ
ンタ１９の計数値にアドレス指定されて、制御部
１４からの読出し／書込み信号に従い、上記アド
レスラツチ回路１６に保持されたROM１１から
のアドレスデータを書込むか、または上記セレク
タ２１にアドレスデータを出力する。そして、セ
レクタ２１は、制御部１４からの選択信号に応じ
て、スタツク用RAM２０の出力端子OUTからの
アドレスデータ及びアドレスラツチ回路１６に保
持されたROM１１からのアドレスデータのいず
れかを選択し、上記ROM１１のデコーダ１１１
に送出するものである。

次いで上記実施例の動作について説明する。第
２図は切替用RAM１５の構成を象徴したもの
で、Ｘ（０），Ｘ（１），Ｘ（２），Ｘ（３），Ｘ（４
）
はそれぞれ各サブルーチンに対応したレジスタで
ある。これらレジスタＸ（０），Ｘ（１），Ｘ（２），
Ｘ（３），Ｘ（４）のアドレス指定は、上位アドレ
ス端子ADHに入力されるスタツクカウンタ１９
の計数値に対応して行なわれる。すなわち、実行
中のプログラムがメインルーチンである場合に
は、スタツクカウンタ１９の計数値は制御部１４
からの信号により「０」となつており、上位アド
レス端子ADHに入力される計数値データも「０」
となるので、これによりレジスタＸ（０）が指定
される。したがつて、制御部１４から読出し／書
込み信号が入力されると、このレジスタＸ（０）
においての、下位アドレス端子ADLに入力され
るアドレス値に対応した位置で、演算部１８への
データの読出し、あるいはセレクタ１７からのデ
ータの書込みがなされるものである。

次に実行中のプログラムがメインルーチンから
第１番目のサブルーチンに移ると、制御部１４か
らスタツクカウンタ１９にカウントアツプ信号が
送出され、スタツクカウンタ１９の計数値が
「０」から「１」となる。これに伴つて、切替用
RAM１５でもレジスタＸ（１）が指定され、制
御部１４から読出し／書込み信号が入力される
と、このレジスタＸ（１）において、上記と同じ
く下位アドレス端子ADLに入力されるアドレス
値に対応した位置で、演算部１８へのデータの読
出し、あるいはセレクタ１７からのデータの書込
みがなされる。

さらに実行中のプログラムが上記第１番目のサ
ブルーチンの途中で第２番目のサブルーチンに移
ると、再び制御部１４からスタツクカウンタ１９
にカウントアツプ信号が送出され、スタツクカウ
ンタ１９の計数値が「１」から「２」となる。こ
れに伴つて、切替用RAM１５でもレジスタＸ
（２）が指定され、制御部１４から読出し／書込
み信号が入力されると、このレジスタＸ（２）に
おいて、上記と同じく下位アドレス端子ADLに
入力されるアドレス値に対応した位置で、演算部
１８へのデータの読出し、あるいはセレクタ１７
からのデータの書込みがなされる。

このように実行中のプログラム状態に応じて制
御部１４からスタツクカウンタ１９にカウントア
ツプ／カウントダウン信号が入力され、その計数
値「ｎ」が変化すると、これに伴つて切替用
RAM１５では上位アドレス端子ADHの入力が
変化し、指定レジスタがＸ（ｎ）となる。したが
つて、制御部１４からの読出し／書込み信号によ
り、このレジスタＸ（ｎ）においてデータの読出
し、あるいは書込みがなされるようになるもので
ある。

なお上記実施例では、切替用RAM１５の上位
アドレス端子ADHへの指定アドレス入力の変化
を、第２図のようにページの変化のように象徴し
て示したが、これに限定するものではなく、例え
ば平面における行の変化などとして表現すること
も考えられる。

［考案の効果］ 以上のようにこの考案によれば、サブルーチン
のレベルによつて計数値が変化するスタツクカウ
ンタを設け、このスタツクカウンタの出力によつ
てRAMの記憶エリアの切替指定を自動的に行な
うようにしたので、記憶エリアが重複して記憶内
容を誤つて破壊してしまうことがなく、プログラ
ム設計上非常に有効なマイクロプログラム制御に
よる電子機器を提供することができる。

【図面の簡単な説明】

図面はこの考案の一実施例を示すもので、第１
図は回路構成を示すブロツク図、第２図は第１図
の切替用RAMの構成を象徴する図である。 １１……ROM、１１１……デコーダ、１２，
１７，２１……セレクタ、１３……共用RAM、
１４……制御部、１５……切替用RAM、１６…
…アドレスラツチ回路、１７……セレクタ、１８
……演算部、１９……スタツクカウンタ、２０…
…スタツク用RAM、２１……セレクタ、Ｘ
（０），Ｘ（１），Ｘ（２），Ｘ（３），Ｘ（４）……
レ
ジスタ。

Claims (1)

【実用新案登録請求の範囲】
1. サブルーチンのリターンアドレスを順次記憶す
   るスタツクRAMと、このスタツクRAMのアド
   レスを指定するスタツクカウンタと、このスタツ
   クカウンタの出力により上位アドレスを指定さ
   れ、サブルーチンのレベルに応じた記憶エリアが
   選択される切替RAMとを具備したことを特徴と
   するマイクロプログラム制御による電子機器。