JPH0418330B2 - - Google Patents
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- Publication number
- JPH0418330B2 JPH0418330B2 JP58049277A JP4927783A JPH0418330B2 JP H0418330 B2 JPH0418330 B2 JP H0418330B2 JP 58049277 A JP58049277 A JP 58049277A JP 4927783 A JP4927783 A JP 4927783A JP H0418330 B2 JPH0418330 B2 JP H0418330B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- distributed
- stop signal
- control circuit
- free
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、クロツク分配システム、特にフリ
ー・ラン・クロツクとストツプ信号とを個々の装
置ユニツトに分配する構成をもつクロツク分配シ
ステムにおいて、フリー・ラン・クロツクの分配
系中から可能な限り遅延回路類を排除するように
して非所望なクロツク・スキユーを減少せしめ、
その上でマニアル・クロツク制御などの制御を可
能としたクロツク分配システムに関するものであ
る。
ー・ラン・クロツクとストツプ信号とを個々の装
置ユニツトに分配する構成をもつクロツク分配シ
ステムにおいて、フリー・ラン・クロツクの分配
系中から可能な限り遅延回路類を排除するように
して非所望なクロツク・スキユーを減少せしめ、
その上でマニアル・クロツク制御などの制御を可
能としたクロツク分配システムに関するものであ
る。
(B) 技術の背景と問題点
従来から、データ処理装置におけるクロツク分
配システムにおいては、クロツク発振器からのク
ロツク信号がクロツク制御回路を介してフリー・
ラン・クロツクとして個々の装置ユニツトに分配
され、一方マニアル・クロツク制御などのための
ストツプ信号が夫々個々の装置ユニツトに分配さ
れる。
配システムにおいては、クロツク発振器からのク
ロツク信号がクロツク制御回路を介してフリー・
ラン・クロツクとして個々の装置ユニツトに分配
され、一方マニアル・クロツク制御などのための
ストツプ信号が夫々個々の装置ユニツトに分配さ
れる。
第１図は従来のクロツク分配システムの一例を
示し、図中、１はクロツク発振器、２はクロツク
制御回路、３Ａないし３Ｆは夫々装置ユニツト、
CLK１，CLK２は夫々フリー・ラン・クロツク、
STOP１ないしSTOP４は夫々ストツプ信号、
４，５，６，７は夫々遅延回路（粗調回路）、８，
９，１０，……は夫々微調回路を表わしている。
また２３はマニアル・クロツク制御用スイツチを
表わしている。
示し、図中、１はクロツク発振器、２はクロツク
制御回路、３Ａないし３Ｆは夫々装置ユニツト、
CLK１，CLK２は夫々フリー・ラン・クロツク、
STOP１ないしSTOP４は夫々ストツプ信号、
４，５，６，７は夫々遅延回路（粗調回路）、８，
９，１０，……は夫々微調回路を表わしている。
また２３はマニアル・クロツク制御用スイツチを
表わしている。
各装置ユニツト３Ａ，３Ｂ，……クロツク制御
回路２との間におけるフリー・ラン・クロツクの
伝送時間は、図示遅延回路４，５，６，７によつ
て大略決定され、１マシン・サイクル以内の位相
を調整できる微調回路８，９，……によつて微調
整される。
回路２との間におけるフリー・ラン・クロツクの
伝送時間は、図示遅延回路４，５，６，７によつ
て大略決定され、１マシン・サイクル以内の位相
を調整できる微調回路８，９，……によつて微調
整される。
通常の運転状態の下では、ストツプ信号STOP
１，STOP２……は例えば論理「１」にあり、各
装置ユニツト３Ａ，３Ｂ，……においては、フリ
ー・ラン・クロツクが上記ストツプ信号によつて
オン状態に保持されているアンド回路を介して抽
出されている。また、マニユアル・クロツク制御
時には、スイツチ２３が１回オンされる毎に１個
のストツプ信号が第２図図示の如く発せられ、例
えば装置ユニツト３Ａにおいて、フリー・ラン・
クロツクCLKとストツプ信号STOPとが同じ遅
延をもつて受入れられ、アンド論理をとられて１
個のゲーテツト・クロツク（GATED CLOCK）
として抽出される。
１，STOP２……は例えば論理「１」にあり、各
装置ユニツト３Ａ，３Ｂ，……においては、フリ
ー・ラン・クロツクが上記ストツプ信号によつて
オン状態に保持されているアンド回路を介して抽
出されている。また、マニユアル・クロツク制御
時には、スイツチ２３が１回オンされる毎に１個
のストツプ信号が第２図図示の如く発せられ、例
えば装置ユニツト３Ａにおいて、フリー・ラン・
クロツクCLKとストツプ信号STOPとが同じ遅
延をもつて受入れられ、アンド論理をとられて１
個のゲーテツト・クロツク（GATED CLOCK）
として抽出される。
従来、上述の如く構成されているが、クロツク
伝送ルート中に遅延回路４，５，６，７などが存
在すると、一般にクロツク・スキユーが大とな
る。即ち、一般にクロツク・スキユーはクロツク
伝送ルート中の遅延量に比例するものであり、特
に最近開発されつつあるいわゆるスーパー・コン
ピユータなどの超高速計算機システムにおいて
は、上記クロツク・スキユーが大きい問題とな
る。例えば10nsのクロツクにおいて場合によつて
は8ns程度となることがある。
伝送ルート中に遅延回路４，５，６，７などが存
在すると、一般にクロツク・スキユーが大とな
る。即ち、一般にクロツク・スキユーはクロツク
伝送ルート中の遅延量に比例するものであり、特
に最近開発されつつあるいわゆるスーパー・コン
ピユータなどの超高速計算機システムにおいて
は、上記クロツク・スキユーが大きい問題とな
る。例えば10nsのクロツクにおいて場合によつて
は8ns程度となることがある。
(C) 発明の目的と構成
本発明は上記の点を解決することを目的として
おり、本発明のクロツク分配システムは、クロツ
ク発振器からのクロツク信号がクロツク制御回路
によつてフリー・ラン・クロツクとして個々の装
置ユニツトに分配されると共に当該フリー・ラ
ン・クロツクを制御するストツプ信号が当該夫々
の装置ユニツトに分配され、個々の装置ユニツト
において上記フリー・ラン・クロツクと上記スト
ツプ信号とにもとづいてゲーテツト・クロツクが
生成されるクロツク分配システムにおいて、上記
クロツク制御回路と上記個々の装置ユニツトとの
間に１マシン・サイクル以内の位相を調整できる
微調回路を介して上記フリー・ラン・クロツクが
分配され、かつ上記クロツク制御回路と上記個々
の装置ユニツトとの間に所望する遅延回路を介し
て上記ストツプ信号が分配されるよう構成される
ことを特徴としている。以下図面を参照しつつ説
明する。
おり、本発明のクロツク分配システムは、クロツ
ク発振器からのクロツク信号がクロツク制御回路
によつてフリー・ラン・クロツクとして個々の装
置ユニツトに分配されると共に当該フリー・ラ
ン・クロツクを制御するストツプ信号が当該夫々
の装置ユニツトに分配され、個々の装置ユニツト
において上記フリー・ラン・クロツクと上記スト
ツプ信号とにもとづいてゲーテツト・クロツクが
生成されるクロツク分配システムにおいて、上記
クロツク制御回路と上記個々の装置ユニツトとの
間に１マシン・サイクル以内の位相を調整できる
微調回路を介して上記フリー・ラン・クロツクが
分配され、かつ上記クロツク制御回路と上記個々
の装置ユニツトとの間に所望する遅延回路を介し
て上記ストツプ信号が分配されるよう構成される
ことを特徴としている。以下図面を参照しつつ説
明する。
(D) 発明の実施例
第３図は本発明の一実施例構成、第４図は第３
図図示構成の動作を説明する説明図、第５図は第
３図図示構成に関連する解決点を説明する説明図
を示す。
図図示構成の動作を説明する説明図、第５図は第
３図図示構成に関連する解決点を説明する説明図
を示す。
第３図において符号１，２，３，６，７，８，
９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３
は夫々第１図に対応している。そして、第１図と
対比すると判る如く、第３図図示の場合、第１図
において存在していた遅延回路４，５が存在しな
いようにされている。
９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３
は夫々第１図に対応している。そして、第１図と
対比すると判る如く、第３図図示の場合、第１図
において存在していた遅延回路４，５が存在しな
いようにされている。
上述した如く、クロツク・スキユーはクロツク
伝送ルート中の遅延量に比例する。このことか
ら、本発明の場合、第３図図示の如く第１図に存
在した遅延回路４，５が省略され、フリー・ラ
ン・クロツクCLK１やCLK２は第４図に示す如
く１マシン・サイクル以内の位相調整を与えるの
みで最小の遅延量をもつて各装置ユニツトに分配
される。これによつて上述のクロツク・スキユー
を最小に抑えるようにする。これに対して、スト
ツプ信号STOPは個々の装置ユニツトにおいて、
フリー・ラン・クロツクの１つのパルスを正しく
カバーできるよう伝送時間が選定されればよい。
この時間は遅延回路６や７において各装置ユニツ
ト対応に選ばれる。
伝送ルート中の遅延量に比例する。このことか
ら、本発明の場合、第３図図示の如く第１図に存
在した遅延回路４，５が省略され、フリー・ラ
ン・クロツクCLK１やCLK２は第４図に示す如
く１マシン・サイクル以内の位相調整を与えるの
みで最小の遅延量をもつて各装置ユニツトに分配
される。これによつて上述のクロツク・スキユー
を最小に抑えるようにする。これに対して、スト
ツプ信号STOPは個々の装置ユニツトにおいて、
フリー・ラン・クロツクの１つのパルスを正しく
カバーできるよう伝送時間が選定されればよい。
この時間は遅延回路６や７において各装置ユニツ
ト対応に選ばれる。
通常の運転状態の下では、ストツプ信号STOP
は論理「１」にあり、各装置ユニツト３Ａ，３
Ｂ，……において、フリー・ラン・クロツク
CLKが抽出されていることは、第１図図示の場
合と同様である。但し、上述の如くクロツク・ス
キユーは十分小さいものとなつている。そして、
マニアル・クロツク制御時には、第４図図示の如
く、ストツプ信号が発せられ、予め定められた遅
延をもつて例えば＃４クロツク・パルスをゲート
して、１個のゲーテツト・クロツクを生成せしめ
る。なお、言うまでもなく、スイツチ２３を操作
する操作時間はフリー・ラン・クロツクの周期に
くらべて十分に大であり、クロツク制御回路２は
スイツチ２３の１回の操作に対応して、フリー・
ラン・クロツクの１パルス分をカバーする幅をも
つストツプ信号を１個出力する。
は論理「１」にあり、各装置ユニツト３Ａ，３
Ｂ，……において、フリー・ラン・クロツク
CLKが抽出されていることは、第１図図示の場
合と同様である。但し、上述の如くクロツク・ス
キユーは十分小さいものとなつている。そして、
マニアル・クロツク制御時には、第４図図示の如
く、ストツプ信号が発せられ、予め定められた遅
延をもつて例えば＃４クロツク・パルスをゲート
して、１個のゲーテツト・クロツクを生成せしめ
る。なお、言うまでもなく、スイツチ２３を操作
する操作時間はフリー・ラン・クロツクの周期に
くらべて十分に大であり、クロツク制御回路２は
スイツチ２３の１回の操作に対応して、フリー・
ラン・クロツクの１パルス分をカバーする幅をも
つストツプ信号を１個出力する。
上述の如く構成することによつて、フリー・ラ
ン・クロツクCLKに関してクロツク・スキユー
の十分小さいクロツク分配システムが得られ、か
つマニアル・クロツク制御などに対応して所定の
時間遅れをもつてゲーテツト・クロツクを生成す
ることができるものとなるが、第５図を参照して
なお関連する問題点を説明する。
ン・クロツクCLKに関してクロツク・スキユー
の十分小さいクロツク分配システムが得られ、か
つマニアル・クロツク制御などに対応して所定の
時間遅れをもつてゲーテツト・クロツクを生成す
ることができるものとなるが、第５図を参照して
なお関連する問題点を説明する。
フリー・ラン・クロツクは第５図Ａ図示の如く
各装置ユニツト３Ａ，３Ｂ，……に供給される
が、例えば装置ユニツト３Ａ内において奇数ナン
バのクロツクに対応して動作する個所と偶数ナン
バのクロツクに対応して動作する個所とが存在す
る如き場合がある。また例えば装置ユニツト３Ａ
において奇数ナンバのクロツクに対応して動作
し、装置ユニツト３Ｂにおいて偶数ナンバのクロ
ツクに対応して動作する如き場合が存在する。
各装置ユニツト３Ａ，３Ｂ，……に供給される
が、例えば装置ユニツト３Ａ内において奇数ナン
バのクロツクに対応して動作する個所と偶数ナン
バのクロツクに対応して動作する個所とが存在す
る如き場合がある。また例えば装置ユニツト３Ａ
において奇数ナンバのクロツクに対応して動作
し、装置ユニツト３Ｂにおいて偶数ナンバのクロ
ツクに対応して動作する如き場合が存在する。
このような場合には、第３図図示のスイツチ２
３が１回操作された場合に、クロツク制御装置２
は、第５図BC図示の如く、２つのストツプ信号
STOPAとSTOPBとを夫々発し、一方の個所で
ゲーテツト・クロツクGCLKAを生成させ、かつ
他方の個所でゲーテツト・クロツクGCLKBを生
成させるようにする。
３が１回操作された場合に、クロツク制御装置２
は、第５図BC図示の如く、２つのストツプ信号
STOPAとSTOPBとを夫々発し、一方の個所で
ゲーテツト・クロツクGCLKAを生成させ、かつ
他方の個所でゲーテツト・クロツクGCLKBを生
成させるようにする。
クロツク分配システムにおいては、上記第５図
ABCに例示した如き関係をもつてマニアル・ク
ロツク制御時にも動作することが要求されること
があるが、更に場合によつては、装置ユニツト３
Ａ，３Ｂ，……をフリー・ラン・クロツクのＮ倍
遅いクロツクで運転せしめることがある。この場
合、例えば２倍遅いクロツクで運転せしめるべ
く、第５図Ｄ図示の如くクロツク制御回路が２倍
遅いクロツクを供給したとしても不十分である。
何故ならば、このようなクロツクを供給している
場合、上述の如くスイツチ２３の操作に対応して
ストツプ信号STOPAとSTOPBとが夫々発せら
れた際に、ストツプ信号STOPBによつてゲート
されるべきクロツクが存在しない形となるからで
ある。
ABCに例示した如き関係をもつてマニアル・ク
ロツク制御時にも動作することが要求されること
があるが、更に場合によつては、装置ユニツト３
Ａ，３Ｂ，……をフリー・ラン・クロツクのＮ倍
遅いクロツクで運転せしめることがある。この場
合、例えば２倍遅いクロツクで運転せしめるべ
く、第５図Ｄ図示の如くクロツク制御回路が２倍
遅いクロツクを供給したとしても不十分である。
何故ならば、このようなクロツクを供給している
場合、上述の如くスイツチ２３の操作に対応して
ストツプ信号STOPAとSTOPBとが夫々発せら
れた際に、ストツプ信号STOPBによつてゲート
されるべきクロツクが存在しない形となるからで
ある。
このことを考慮して、上述の如くＮ倍遅いクロ
ツクで運転せしめるに当つて、本発明の場合、フ
リー・ラン・クロツクはそのまま供給しておいた
上で、ストツプ信号STOPAやSTOPBを、フリ
ー・ラン・クロツクのＮサイクルに１回の割合で
送出するように、第５図Ｅや第５図Ｆ図示の如
く、ストツプ信号によつてゲートされたクロツク
CLKAやCUKBを抽出するようにする。このよ
うにすると、ストツプ信号STOPAによつてゲー
トされた例えば図示＃７クロツクとストツプ信号
STOPBによつてゲートされた図示＃８クロツク
とは、正しい位相遅れ関係の下にあり、何んら問
題はなくなる。
ツクで運転せしめるに当つて、本発明の場合、フ
リー・ラン・クロツクはそのまま供給しておいた
上で、ストツプ信号STOPAやSTOPBを、フリ
ー・ラン・クロツクのＮサイクルに１回の割合で
送出するように、第５図Ｅや第５図Ｆ図示の如
く、ストツプ信号によつてゲートされたクロツク
CLKAやCUKBを抽出するようにする。このよ
うにすると、ストツプ信号STOPAによつてゲー
トされた例えば図示＃７クロツクとストツプ信号
STOPBによつてゲートされた図示＃８クロツク
とは、正しい位相遅れ関係の下にあり、何んら問
題はなくなる。
(E) 発明の効果
以上説明した如く、本発明によれば、非所望な
クロツク・スキユーを抑制することができ、その
上でストツプ信号による制御をも正しく行うこと
が可能となる。
クロツク・スキユーを抑制することができ、その
上でストツプ信号による制御をも正しく行うこと
が可能となる。
第１図は従来のクロツク分配システムの一例、
第２図はその動作を説明する説明図、第３図は本
発明の一実施例構成、第４図はその動作を説明す
る説明図、第５図は第３図図示構成に関連する解
決点を説明する説明図を示す。 図中、１はクロツク発振器、２はクロツク制御
回路、３は装置ユニツト、CLK１，CLK２は
夫々フリー・ラン・クロツク、STOP１，STOP
２は夫々ストツプ信号、４，５，６，７は遅延回
路、８，９，１０，……は微調回路、２３はマニ
アル・クロツク制御用スイツチを表わす。
第２図はその動作を説明する説明図、第３図は本
発明の一実施例構成、第４図はその動作を説明す
る説明図、第５図は第３図図示構成に関連する解
決点を説明する説明図を示す。 図中、１はクロツク発振器、２はクロツク制御
回路、３は装置ユニツト、CLK１，CLK２は
夫々フリー・ラン・クロツク、STOP１，STOP
２は夫々ストツプ信号、４，５，６，７は遅延回
路、８，９，１０，……は微調回路、２３はマニ
アル・クロツク制御用スイツチを表わす。
Claims (1)
- 【特許請求の範囲】 １ クロツク発振器からのクロツク信号がクロツ
ク制御回路によつてフリー・ラン・クロツクとし
て個々の装置ユニツトに分配されると共に当該フ
リー・ラン・クロツクを制御するストツプ信号が
当該夫々の装置ユニツトに分配され、個々の装置
ユニツトにおいて上記フリー・ラン・クロツクと
上記ストツプ信号とにもとづいてゲーテツト・ク
ロツクが生成されるクロツク分配システムにおい
て、上記クロツク制御回路と上記個々の装置ユニ
ツトとの間に１マシン・サイクル以内の位相を調
整できる微調回路を介して上記フリー・ラン・ク
ロツクが分配され、かつ上記クロツク制御回路と
上記個々の装置ユニツトとの間に所望する遅延回
路を介して上記ストツプ信号が分配されるよう構
成されることを特徴とするクロツク分配システ
ム。 ２ クロツク発振器からのクロツク信号がクロツ
ク制御回路によつてフリー・ラン・クロツクとし
て個々の装置ユニツトに分配されると共に当該フ
リー・ラン・クロツクを制御するストツプ信号が
当該夫々の装置ユニツトに分配され、個々の装置
ユニツトにおいて上記フリー・ラン・クロツクと
上記ストツプ信号とにもとづいてゲーテツト・ク
ロツクが生成されるクロツク分配システムにおい
て、上記クロツク制御回路と上記個々の装置ユニ
ツトとの間に１マシン・サイクル以内の位相を調
整できる微調回路を介して上記フリー・ラン・ク
ロツクが分配され、かつ上記クロツク制御回路と
上記個々の装置ユニツトとの間に所望する遅延回
路を介して上記ストツプ信号が分配されるよう構
成されてなり、上記フリー・ラン・クロツクのＮ
倍の遅い低速クロツクを生成するに当つて、上記
ストツプ信号を上記フリー・ラン・クロツクのＮ
サイクルに１回の割合で発生せしめて分配し、上
記装置ユニツト内で上記低速クロツクを生成する
よう構成したことを特徴とするクロツク分配シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049277A JPS59174016A (ja) | 1983-03-24 | 1983-03-24 | クロツク分配システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049277A JPS59174016A (ja) | 1983-03-24 | 1983-03-24 | クロツク分配システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59174016A JPS59174016A (ja) | 1984-10-02 |
| JPH0418330B2 true JPH0418330B2 (ja) | 1992-03-27 |
Family
ID=12826356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049277A Granted JPS59174016A (ja) | 1983-03-24 | 1983-03-24 | クロツク分配システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174016A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238714A (ja) * | 1986-11-26 | 1988-10-04 | Hitachi Ltd | クロック供給システム |
| CA1281385C (en) * | 1987-02-09 | 1991-03-12 | George William Conner | Timing generator |
-
1983
- 1983-03-24 JP JP58049277A patent/JPS59174016A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59174016A (ja) | 1984-10-02 |
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