JPH04184509A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH04184509A JPH04184509A JP2312924A JP31292490A JPH04184509A JP H04184509 A JPH04184509 A JP H04184509A JP 2312924 A JP2312924 A JP 2312924A JP 31292490 A JP31292490 A JP 31292490A JP H04184509 A JPH04184509 A JP H04184509A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はサンプルホールド回路、特に所定の入力信号を
サンプルホールド出力するサンプルホールド回路に関す
るものである。
サンプルホールド出力するサンプルホールド回路に関す
るものである。
［従来の技術］
固体撮像素子を用いる撮像装置では、固体撮像素子（Ｃ
ＣＤ）の各画素に蓄積された情報は、転送りロックに乗
って映像情報として読み出される。ＣＣＤから読み出さ
れた信号は後段の信号処理の為に転送りロックに同期し
たある周期でＣＯＤ出力信号をサンプルホールドするよ
うに構成されている。
ＣＤ）の各画素に蓄積された情報は、転送りロックに乗
って映像情報として読み出される。ＣＣＤから読み出さ
れた信号は後段の信号処理の為に転送りロックに同期し
たある周期でＣＯＤ出力信号をサンプルホールドするよ
うに構成されている。
［発明が解決しようとする課題］
しかしながら、固体撮像素子の画素数の増加にともない
撮像素子に使用される転送りロックは高速となり、同時
に撮像素子出力をサンプルホールドするためのサンプリ
ングパルスも高速となる。
撮像素子に使用される転送りロックは高速となり、同時
に撮像素子出力をサンプルホールドするためのサンプリ
ングパルスも高速となる。
クロックおよびサンプリングパルスが高速になるにとも
ない、撮像素子出力とサンプリングパルスとの位相関係
が回路構成によるわずかな遅延にも大きく影響されてく
る。
ない、撮像素子出力とサンプリングパルスとの位相関係
が回路構成によるわずかな遅延にも大きく影響されてく
る。
第２図（Ａ）に、従来のサンプルホールド回路の概略構
成を示す１図において、符号ａ、ｂ、およびＣはそれぞ
れ撮像素子出力信号が入力される入力端子、クロック入
力端子、右よび出力端子を示す、第２図（Ｂ）〜（Ｄ）
は、それぞれ、異なる位相タイミングにおける端子ａ、
ｂ、ｃの信号波形を示している。
成を示す１図において、符号ａ、ｂ、およびＣはそれぞ
れ撮像素子出力信号が入力される入力端子、クロック入
力端子、右よび出力端子を示す、第２図（Ｂ）〜（Ｄ）
は、それぞれ、異なる位相タイミングにおける端子ａ、
ｂ、ｃの信号波形を示している。
入力される撮像素子出力信号は、第２図（Ｂ）に図示す
るように、リセット部、リファレンス部、およびデータ
部の周期を持ち、データ部のみが映像信号としての情報
を持つ、映像データのみを正しく取り出すためには、第
２図（Ｄ）のように端子すのクロックが端子ａの入力信
号のデータ部に同期していなければならない。
るように、リセット部、リファレンス部、およびデータ
部の周期を持ち、データ部のみが映像信号としての情報
を持つ、映像データのみを正しく取り出すためには、第
２図（Ｄ）のように端子すのクロックが端子ａの入力信
号のデータ部に同期していなければならない。
ところが、入力信号ａとクロックｂの位相関係が第２図
（Ｂ）および（Ｃ）のようにずれていると、サンプルホ
ールド出力信号Ｃにパルスリークが発生し、後段の信号
処理において誤差信号として画質劣化を引きおこす欠点
があった。また、第２図（Ｂ）のようにサンプルホール
ド出力信号が正確な画素情報でなくなってしまうという
欠点をもっていた。
（Ｂ）および（Ｃ）のようにずれていると、サンプルホ
ールド出力信号Ｃにパルスリークが発生し、後段の信号
処理において誤差信号として画質劣化を引きおこす欠点
があった。また、第２図（Ｂ）のようにサンプルホール
ド出力信号が正確な画素情報でなくなってしまうという
欠点をもっていた。
本発明の課題は、以上の問題を解決し、パルスリーク成
分により画質低下、画像信号の精度低下のないサンプル
ホールドを行なえるサンプルホールド回路を提供するこ
とにある。
分により画質低下、画像信号の精度低下のないサンプル
ホールドを行なえるサンプルホールド回路を提供するこ
とにある。
［課題を解決するための手段］
以上の課題を解決するために、本発明においては、所定
の入力信号をサンプリングしてホールド出力するサンプ
ルホールド回路において、サンプルホールドクロックに
応じて前記入力信号をサンプルホールドする手段と、前
記サンプルホールド手段の出力に含まれるパルスリーク
成分を検出する手段と、前記検出手段の出力するパルス
リーク成分の量に応じて前記サンプルホールドクロック
のパルス位相を制御する手段からなる構成を採用した。
の入力信号をサンプリングしてホールド出力するサンプ
ルホールド回路において、サンプルホールドクロックに
応じて前記入力信号をサンプルホールドする手段と、前
記サンプルホールド手段の出力に含まれるパルスリーク
成分を検出する手段と、前記検出手段の出力するパルス
リーク成分の量に応じて前記サンプルホールドクロック
のパルス位相を制御する手段からなる構成を採用した。
［作 用］
以上の構成によれば、サンプルホールドされた信号から
パルスリーク分を検出し、その量に応してサンプルホー
ルドクロックの位相を制御することにより、サンプルホ
ールドする信号とサンプルホールドパルスとの位相関係
を最適化し、パルスリークを抑圧し、高精度な情報伝送
が可能となる。
パルスリーク分を検出し、その量に応してサンプルホー
ルドクロックの位相を制御することにより、サンプルホ
ールドする信号とサンプルホールドパルスとの位相関係
を最適化し、パルスリークを抑圧し、高精度な情報伝送
が可能となる。
［実施例１
以下１図面に示す実施例に基づき、本発明の詳細な説明
する。
する。
第１実施例
第１図に本発明を採用したサンプルホールド回路の構造
を示す、同図において、符号ｌはサンプルホールド回路
で、公知の内部構造を有し、入力端子ａから入力される
信号、たとえばＣＣＤから出力される映像信号は、クロ
ック端子すに入力するサンプリングパルスのタイミング
でサンプルホールドされる。
を示す、同図において、符号ｌはサンプルホールド回路
で、公知の内部構造を有し、入力端子ａから入力される
信号、たとえばＣＣＤから出力される映像信号は、クロ
ック端子すに入力するサンプリングパルスのタイミング
でサンプルホールドされる。
前述のように、入力信号とサンプリングクロックの位相
同期がずれていると、正確なサンプルホールド出力を得
られないので、本実施例では、サンプルホールド出力よ
りパルスリーク成分を検出し、この量に応じてサンプリ
ングパルスの位相を調節する。
同期がずれていると、正確なサンプルホールド出力を得
られないので、本実施例では、サンプルホールド出力よ
りパルスリーク成分を検出し、この量に応じてサンプリ
ングパルスの位相を調節する。
このために、サンプルホールド出力よりパルスリーク成
分を検出するため、パルスリーク成分を除去する低域通
過フィルタ（ＬＰＦ）２の出力とサンプルホールド回路
１の出力との差分を誤差増幅器３でとることにより、パ
ルスリーク信号を検出する。
分を検出するため、パルスリーク成分を除去する低域通
過フィルタ（ＬＰＦ）２の出力とサンプルホールド回路
１の出力との差分を誤差増幅器３でとることにより、パ
ルスリーク信号を検出する。
そして、パルスリーク検出量（たとえば振幅、あるいは
パルス幅など）に応じた電圧出力を得るような所定方式
の検波器（ＤＥＴ）４を通して、電圧制御発振器（ＶＣ
Ｏ）５の位相をパルスリークが少なくなる方向に制御す
る。
パルス幅など）に応じた電圧出力を得るような所定方式
の検波器（ＤＥＴ）４を通して、電圧制御発振器（ＶＣ
Ｏ）５の位相をパルスリークが少なくなる方向に制御す
る。
なお、スイッチ６は１画像信号が入力信号の場合、水平
ブランキング期間中などの画像情報を持たない期間にゲ
ートパルスによりＯＮするものとし、同期間中に位相制
御が実行され、スイッチ６がＯＦＦ状態にあるとき、位
相は固定される。また、電圧制御発振器５は、入力電圧
に応じて出力サンプリングパルスの位相を制御するよう
構成されているものとする。
ブランキング期間中などの画像情報を持たない期間にゲ
ートパルスによりＯＮするものとし、同期間中に位相制
御が実行され、スイッチ６がＯＦＦ状態にあるとき、位
相は固定される。また、電圧制御発振器５は、入力電圧
に応じて出力サンプリングパルスの位相を制御するよう
構成されているものとする。
上記構成によれば、低域通過フィルタ２と誤差増幅器３
の出力からパルスリーク成分を抽出し、その量に応じて
サンプリングパルスを移相する負フィードバックループ
を形成することにより、第２図（Ｄ）に示したように入
力信号のデータ部と完全にサンプルホールドクロツタを
位相同期させることができ、サンプルホールド出力のパ
ルスリーク成分を抑圧することができる。
の出力からパルスリーク成分を抽出し、その量に応じて
サンプリングパルスを移相する負フィードバックループ
を形成することにより、第２図（Ｄ）に示したように入
力信号のデータ部と完全にサンプルホールドクロツタを
位相同期させることができ、サンプルホールド出力のパ
ルスリーク成分を抑圧することができる。
このため、ＣＣＤからの入力映像信号のデータ部を正確
に伝送でき、画質劣化を防止でき、回路素子の遅延に影
響される程高周波領域の映像信号であっても、容易に高
画質の画像信号を伝送できる。
に伝送でき、画質劣化を防止でき、回路素子の遅延に影
響される程高周波領域の映像信号であっても、容易に高
画質の画像信号を伝送できる。
実施例２
上記実施例では、パルスリーク成分を検出するために、
低域通過フィルタと誤差増幅器を用いる例を示したが、
パルスリーク成分のみを通過させる帯域通過フィルタ（
ＢＰＦ）７を用いてもよい、その他の構成は第１図と同
じである。
低域通過フィルタと誤差増幅器を用いる例を示したが、
パルスリーク成分のみを通過させる帯域通過フィルタ（
ＢＰＦ）７を用いてもよい、その他の構成は第１図と同
じである。
このような構成によっても、第１実施例と同様の効果を
達成できる。
達成できる。
実施例３
第４図に、パルスリーク量に応じて電圧制御発振器５の
位相を制御するための構成を例示する。
位相を制御するための構成を例示する。
第４図の回路はサンプリングパルスの位相調整手段にシ
フトレジスタ８を用いるものである。
フトレジスタ８を用いるものである。
シフトレジスタ８は複数段のＤフリップフロップ８°を
もつシフトレジスタであり、シフトレジスタ８に不図示
の固定位相の発振器により発生させたサンプリングパル
スをデータ信号として入力し、サンプリングパルスの周
波数の整数倍の周波数をもつシフトクロックによりデー
タシフトを行なう。
もつシフトレジスタであり、シフトレジスタ８に不図示
の固定位相の発振器により発生させたサンプリングパル
スをデータ信号として入力し、サンプリングパルスの周
波数の整数倍の周波数をもつシフトクロックによりデー
タシフトを行なう。
サンプリングパルスの位相を調節するには、シフトレジ
スタ８の各段のいずれかの出力をマルチプレクサなどか
らなるセレクタ９により選択することにより可能である
。
スタ８の各段のいずれかの出力をマルチプレクサなどか
らなるセレクタ９により選択することにより可能である
。
したがって、第１図、あるいは第３図における検波器４
の出力を、複数のしきい値をもつコンパレータｌＯによ
り評価し、この評価結果に応じてセレクタ９でシフトレ
ジスタ８の出力するいずれかの位相をもつサンプリング
パルスを選択し、サンプルホールド回路１の端子すに入
力すればよい。
の出力を、複数のしきい値をもつコンパレータｌＯによ
り評価し、この評価結果に応じてセレクタ９でシフトレ
ジスタ８の出力するいずれかの位相をもつサンプリング
パルスを選択し、サンプルホールド回路１の端子すに入
力すればよい。
このような構成により、第１図あるいは第３図の構成に
おいて、サンプリングパルスの位相を制御できる。
おいて、サンプリングパルスの位相を制御できる。
実施例４
第５図に、サンプリングパルスの位相制御回路の異なる
構成（アナログ回路による）を例示する。
構成（アナログ回路による）を例示する。
第５図において、直列接続されたＰＮＰＪよびＮＰＮの
トランジスタＱ１とＱ２． ｉ５よびＱ３とＱ４は、入
力されるクロックパルスに同期してそれぞれ２個１組で
交互に導通し、コンデンサＣの充電（Ｑｌ、Ｑ２） ｉ
５よび放電（Ｑ３、Ｑ４）を行なう、そして、コンデン
サＣの充電電位に応じてトランジスタＱ５、Ｑ６がＯＮ
１０ Ｆ Ｆ Ｌ、、出力クロックパルスを得ている。
トランジスタＱ１とＱ２． ｉ５よびＱ３とＱ４は、入
力されるクロックパルスに同期してそれぞれ２個１組で
交互に導通し、コンデンサＣの充電（Ｑｌ、Ｑ２） ｉ
５よび放電（Ｑ３、Ｑ４）を行なう、そして、コンデン
サＣの充電電位に応じてトランジスタＱ５、Ｑ６がＯＮ
１０ Ｆ Ｆ Ｌ、、出力クロックパルスを得ている。
さらに、検波器４の出力に応じて、トランジスタＱ７、
Ｑ８を介してトランジスタＱ１．Ｑ４のベース電位を制
御することにより、コンデンサＣの充電電流Ｉｔおよび
放電電流Ｉ２を制御することにより、Ｃへのチャージ、
ディスチャージ時間を変え、出力パルスの遅延時間制御
を行なう。
Ｑ８を介してトランジスタＱ１．Ｑ４のベース電位を制
御することにより、コンデンサＣの充電電流Ｉｔおよび
放電電流Ｉ２を制御することにより、Ｃへのチャージ、
ディスチャージ時間を変え、出力パルスの遅延時間制御
を行なう。
実施例５
第６図は、ＣＣＤ搬像素子を用いる搬像装置における本
発明の好適な実施例を示している。ここでは、ＣＣＤ撮
像素子まで含めた。より全体的な構成を示す。
発明の好適な実施例を示している。ここでは、ＣＣＤ撮
像素子まで含めた。より全体的な構成を示す。
第６図においては、固定位相、周波数の発振器（Ｏ５Ｃ
）１５で発生したクロックに基づき、タイミングパルス
発生回路１４によりＣＣＤ撮像素子を駆動するための転
送りロッ多等のパルス、およびサンプルホールド、相関
ダブルサンプリング（ＣＤＳ）のためのサンプリングパ
ルスなどが作られる。
）１５で発生したクロックに基づき、タイミングパルス
発生回路１４によりＣＣＤ撮像素子を駆動するための転
送りロッ多等のパルス、およびサンプルホールド、相関
ダブルサンプリング（ＣＤＳ）のためのサンプリングパ
ルスなどが作られる。
タイミングパルス発生回路１４によって作られたＣＣＤ
撮、像素子駆動パルスは水平転送パルスドライバー１３
を経てＣＣＤ撮像素子を駆動させる。ＣＣＤＣＤ素像素
子１１って撮像された信号はＣＤＳ回路１２を経て映像
信号として後段へと伝えられる。
撮、像素子駆動パルスは水平転送パルスドライバー１３
を経てＣＣＤ撮像素子を駆動させる。ＣＣＤＣＤ素像素
子１１って撮像された信号はＣＤＳ回路１２を経て映像
信号として後段へと伝えられる。
ＣＤＳ回路１２は、第２図（Ｂ）の波形ａに示すような
ＣＣＤ１ｉ像素子出力のレファレンス部、データ部の各
部をサンプルホールドして、各々の信号から差分をとる
ことにより、ＣＣＤ撮像素子出力の低域雑音を抑圧する
ものである。本実施例では、このＣＤＳ回路１２のサン
プルホールドクロックの位相を位相ｉ制御回路（ＩＶｉ
７述の各構成を使用できる）１６により制御することに
よりパルスリークの抑圧を行なう。
ＣＣＤ１ｉ像素子出力のレファレンス部、データ部の各
部をサンプルホールドして、各々の信号から差分をとる
ことにより、ＣＣＤ撮像素子出力の低域雑音を抑圧する
ものである。本実施例では、このＣＤＳ回路１２のサン
プルホールドクロックの位相を位相ｉ制御回路（ＩＶｉ
７述の各構成を使用できる）１６により制御することに
よりパルスリークの抑圧を行なう。
ＣＣＤ撮像素子の画素中には、光学的に遮断されたオプ
ティカルブラックとよばれる箇所がある。オプティカル
ブラック部の読み出し時における撮像素子出力はリファ
レンス部とデータ部の電位差はほぼ一定であることから
、オプティカルブラック部読み出し時のＣＤＳ回路１２
の出力を検波器１８に通すことによりＣＤＳ回路１２に
て発生したパルスリークを検出することができる。スイ
ッチ１７は、このオプティカルブラック読み出しタイミ
ングにＯＮするよう制御される。
ティカルブラックとよばれる箇所がある。オプティカル
ブラック部の読み出し時における撮像素子出力はリファ
レンス部とデータ部の電位差はほぼ一定であることから
、オプティカルブラック部読み出し時のＣＤＳ回路１２
の出力を検波器１８に通すことによりＣＤＳ回路１２に
て発生したパルスリークを検出することができる。スイ
ッチ１７は、このオプティカルブラック読み出しタイミ
ングにＯＮするよう制御される。
検波器１８により検出量に応じた電圧から位相制御回路
１６によってＣＤＳ回路１２のサンプリングパルスの位
相を最適なものになるよう制御する。
１６によってＣＤＳ回路１２のサンプリングパルスの位
相を最適なものになるよう制御する。
以上の各実施例では、映像信号の処理を前提としたが、
映像信号以外の情報信号を扱うサンプルホールド回路に
おいて、同様の構成を実施できるのはいうまでもない。
映像信号以外の情報信号を扱うサンプルホールド回路に
おいて、同様の構成を実施できるのはいうまでもない。
［発明の効果］
以上から明らかなように、本発明によれば、所定の入力
信号をサンプリングしてホールド出力するサンプルホー
ルド回路において、サンプルホールドクロツタに応じて
前記入力信号をサンプルホールドする手段と、前記サン
プルホールド手段の出力に含まれるパルスリーク成分を
検出する手段と、前記検出手段の出力するパルスリーク
成分の量に応じて前記サンプルホールドクロックのパル
ス位相を制御する手段からなる構成を採用しているので
、サンプルホールドされた信号からパルスリーク分を検
出し、その量に応じてサンプルホールドクロックの位相
を制御することにより、サンプルホールドする信号とサ
ンプルホールドパルスとの位相関係を最適化し、パルス
リークを抑圧し、高精度な情報伝送が可能となり、回路
素子の遅延が問題となるような高周波領域の入力信号に
も容易に対応できるという優れた効果がある。
信号をサンプリングしてホールド出力するサンプルホー
ルド回路において、サンプルホールドクロツタに応じて
前記入力信号をサンプルホールドする手段と、前記サン
プルホールド手段の出力に含まれるパルスリーク成分を
検出する手段と、前記検出手段の出力するパルスリーク
成分の量に応じて前記サンプルホールドクロックのパル
ス位相を制御する手段からなる構成を採用しているので
、サンプルホールドされた信号からパルスリーク分を検
出し、その量に応じてサンプルホールドクロックの位相
を制御することにより、サンプルホールドする信号とサ
ンプルホールドパルスとの位相関係を最適化し、パルス
リークを抑圧し、高精度な情報伝送が可能となり、回路
素子の遅延が問題となるような高周波領域の入力信号に
も容易に対応できるという優れた効果がある。
第１図は本発明のサンプルホールド回路の第１の実施例
のブロック図、第２図（Ａ）は従来のサンプルホールド
回路の構成を示したブロック図、第２図（Ｂ）〜（Ｄ）
はサンプルホールド回路の動作を示した波形図、第３図
は本発明の第２の実施例のブロック図、第４図は本発明
のサンプルホールド回路の第３の実施例のブロック図、
第５図は本発明のサンプルホールド回路の第４の実施例
の回路図、第６図は本発明のサンプルホールド回路の第
５の実施例のブロック図である。 １・・−サンプルホールド回路 ２・・・低域通過フィルタ ３・・−誤差増幅器 ４．１８−・・検波器５・・・
電圧制御発振器 ７・・・帯域通過フィルタ ８・・−シフトレジスフ ９−・・セレクタ ＩＯ・・・コンノ＼レータＱｌ−
Ｑ６・・・トランジスタ １１・・・ＣＣＤ搬像素子 １２・・・ＣＤＳ回路第
１図 第４図 第６図
のブロック図、第２図（Ａ）は従来のサンプルホールド
回路の構成を示したブロック図、第２図（Ｂ）〜（Ｄ）
はサンプルホールド回路の動作を示した波形図、第３図
は本発明の第２の実施例のブロック図、第４図は本発明
のサンプルホールド回路の第３の実施例のブロック図、
第５図は本発明のサンプルホールド回路の第４の実施例
の回路図、第６図は本発明のサンプルホールド回路の第
５の実施例のブロック図である。 １・・−サンプルホールド回路 ２・・・低域通過フィルタ ３・・−誤差増幅器 ４．１８−・・検波器５・・・
電圧制御発振器 ７・・・帯域通過フィルタ ８・・−シフトレジスフ ９−・・セレクタ ＩＯ・・・コンノ＼レータＱｌ−
Ｑ６・・・トランジスタ １１・・・ＣＣＤ搬像素子 １２・・・ＣＤＳ回路第
１図 第４図 第６図
Claims (1)
- 【特許請求の範囲】 １）所定の入力信号をサンプリングしてホールド出力す
るサンプルホールド回路において、サンプルホールドク
ロックに応じて前記入力信号をサンプルホールドする手
段と、 前記サンプルホールド手段の出力に含まれるパルスリー
ク成分を検出する手段と、 前記検出手段の出力するパルスリーク成分の量に応じて
前記サンプルホールドクロックのパルス位相を制御する
手段からなることを特徴とするサンプルホールド回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312924A JPH04184509A (ja) | 1990-11-20 | 1990-11-20 | サンプルホールド回路 |
| US07/792,440 US5202586A (en) | 1990-11-20 | 1991-11-15 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312924A JPH04184509A (ja) | 1990-11-20 | 1990-11-20 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184509A true JPH04184509A (ja) | 1992-07-01 |
Family
ID=18035111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312924A Pending JPH04184509A (ja) | 1990-11-20 | 1990-11-20 | サンプルホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5202586A (ja) |
| JP (1) | JPH04184509A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3003302B2 (ja) * | 1991-07-17 | 2000-01-24 | ソニー株式会社 | 固体撮像素子の信号処理回路及び信号処理方法 |
| KR100296832B1 (ko) * | 1992-11-13 | 2001-10-24 | 요트.게.아. 롤페즈 | 이산시간신호처리시스템 |
| US6151071A (en) * | 1996-02-29 | 2000-11-21 | Eastman Kodak Company | Circuit for generating control signals |
| WO1999007138A1 (en) * | 1997-07-31 | 1999-02-11 | Ppt Vision, Inc. | Digital correlated double sample camera |
| JP2008182314A (ja) * | 2007-01-23 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 位相調整装置およびその関連技術 |
| JP2008228037A (ja) * | 2007-03-14 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 位相調整装置、位相調整方法およびデジタルカメラ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150277A (en) * | 1981-03-13 | 1982-09-17 | Fuji Xerox Co Ltd | Image signal processing circuit |
| US4748506A (en) * | 1984-12-28 | 1988-05-31 | Canon Kabushiki Kaisha | Image pickup apparatus with excess-charge control |
| EP0219037B1 (en) * | 1985-10-08 | 1993-09-15 | Sharp Kabushiki Kaisha | Waveform processing circuit |
| JPH0828839B2 (ja) * | 1987-04-21 | 1996-03-21 | オリンパス光学工業株式会社 | テレビカメラ装置 |
| JPS6468161A (en) * | 1987-09-09 | 1989-03-14 | Man Design Co | Fsk demodulator |
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1990
- 1990-11-20 JP JP2312924A patent/JPH04184509A/ja active Pending
-
1991
- 1991-11-15 US US07/792,440 patent/US5202586A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5202586A (en) | 1993-04-13 |
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