JPH0418657A - マイクロコンピュータｉ／ｏバス - Google Patents
マイクロコンピュータｉ／ｏバスInfo
- Publication number
- JPH0418657A JPH0418657A JP2122587A JP12258790A JPH0418657A JP H0418657 A JPH0418657 A JP H0418657A JP 2122587 A JP2122587 A JP 2122587A JP 12258790 A JP12258790 A JP 12258790A JP H0418657 A JPH0418657 A JP H0418657A
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- Japan
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- chip
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- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロコンピュータシステムで様々なタイ
ミングを持つ周辺チップを接続するマイクロコンピュー
タＩ／Ｏバスに関する。
ミングを持つ周辺チップを接続するマイクロコンピュー
タＩ／Ｏバスに関する。
［従来の技術］
従来のマイクロコンピュータにおいて例をとると、第２
図のように、マイクロプロセッサ１１がＩ／Ｏアドレス
バスにアドレスを出力しデコーダ１３がデコードし周辺
チップ群１４とウェイト発生器１２に対してセレクト信
号を出す。ウェイト発生器１２はマイクロプロセッサ１
１に対してＩ／Ｏウェイト信号を発生させることにより
、周辺チップとマイクロプロセッサ間のＩ／Ｏデータバ
ス上でのデータの入出力を遅らせバスタイミングを制御
していた。
図のように、マイクロプロセッサ１１がＩ／Ｏアドレス
バスにアドレスを出力しデコーダ１３がデコードし周辺
チップ群１４とウェイト発生器１２に対してセレクト信
号を出す。ウェイト発生器１２はマイクロプロセッサ１
１に対してＩ／Ｏウェイト信号を発生させることにより
、周辺チップとマイクロプロセッサ間のＩ／Ｏデータバ
ス上でのデータの入出力を遅らせバスタイミングを制御
していた。
［発明が解決しようとする課題］
しかし従来技術による方法では、チップごとにウェイト
コントロールが必要となり、周辺チップが増えるほどウ
ェイト発生の回路が大きくなり、設計コスト、製造コス
ト共に増大していた。
コントロールが必要となり、周辺チップが増えるほどウ
ェイト発生の回路が大きくなり、設計コスト、製造コス
ト共に増大していた。
［課題を解決するための手段］
本発明のマイクロコンピュータＩ／Ｏバスは第１図に示
すように、マイクロプロセッサ１がＩ／Ｏアドレスバス
にアドレスを出力しデコーダ３がデコードし周辺チップ
群４に対してセレクト信号を出すのと同期して、マイク
ロコンピュータの命令によりプログラム制御できるマイ
クロプロセッサ内部のウェイト発生器２で■／○ウェイ
ト信号を発生させることにより、周辺チップとマイクロ
プロセッサ間のＩ／Ｏデータバス上でのデータの入出力
を遅らせる。
すように、マイクロプロセッサ１がＩ／Ｏアドレスバス
にアドレスを出力しデコーダ３がデコードし周辺チップ
群４に対してセレクト信号を出すのと同期して、マイク
ロコンピュータの命令によりプログラム制御できるマイ
クロプロセッサ内部のウェイト発生器２で■／○ウェイ
ト信号を発生させることにより、周辺チップとマイクロ
プロセッサ間のＩ／Ｏデータバス上でのデータの入出力
を遅らせる。
［実施例］
第３図は本発明の一実施例である。これは■／○バスの
アドレスＦＯＯＯｈにつながるチップＡとアドレスＦＯ
Ｏ１ｈにつながるチップＢから４ウエイトでデータを取
り込む場合である。マイクロプロセッサの命令として、
Ｉ／Ｏバスのウェイト数を設定するＳＥＴ命令と、ある
アドレスからデータをレジスタに取り込むＬＯＡＤ命令
を仮定する。第３図に従い動作を説明する。
アドレスＦＯＯＯｈにつながるチップＡとアドレスＦＯ
Ｏ１ｈにつながるチップＢから４ウエイトでデータを取
り込む場合である。マイクロプロセッサの命令として、
Ｉ／Ｏバスのウェイト数を設定するＳＥＴ命令と、ある
アドレスからデータをレジスタに取り込むＬＯＡＤ命令
を仮定する。第３図に従い動作を説明する。
第３図（ａ）のマイクロコンピュータ３は命令エリア３
１上にある命令を命令キュー３２にフェッチし命令デコ
ーダ３３でデコードする。” ＳＥＴ ４ｗａ ｉ
ｔ’命令の場合ウェイト数である４といウデータカへコ
ントロールロジック３４のレジスタセット信号に制御さ
れカウントレジスタ３５に取り込まれ保存される。次の
゛ ＬＯＡＤ（ＦＯＯＯｈ） ＲＯ’命令でまずカウ
ントレジスタ３５に保存されているウェイト数がコント
ロールロジック３４のカウンタセットの制御で減算カウ
ンタ３６に取り込まれる。さらにＩ／Ｏアドレスバスに
ＦＯＯＯｈのアドレスデータが流れアドレスストローブ
がＯＮとなる。第３図（ｂ）のデコーダ４１によりアド
レスがデコードされチップ穴セレクト信号がＯＮとなり
４ウエイト後にチップＡより有効データがＩ／Ｏデータ
バス上にのる。減算カウンタ３６はアドレスストローブ
により減算を始め、０になるまでウェイト信号をコント
ロールロジック３４に出しつづける。４ウエイト後にウ
ェイト信号はＯＦＦとなりレジスタファイル３７めＲＯ
にＩ／Ｏデータバス上の有効データが読み込まれる。さ
らに次の゛ ＬＯＡＤ （Ｆｏｏｌｈ） Ｒ１’命
令でも同様にカウントレジスタ３５に保存されているウ
ェイト数４でウェイトがかかりチップＢの有効データ出
力と同期をとりＲ１レジスタに読み込まれる。この様に
内部でウェイト信号をソフトウェア的にコントロールし
外部のＩ／Ｏバス上のチップのタイミングにあわせる。
１上にある命令を命令キュー３２にフェッチし命令デコ
ーダ３３でデコードする。” ＳＥＴ ４ｗａ ｉ
ｔ’命令の場合ウェイト数である４といウデータカへコ
ントロールロジック３４のレジスタセット信号に制御さ
れカウントレジスタ３５に取り込まれ保存される。次の
゛ ＬＯＡＤ（ＦＯＯＯｈ） ＲＯ’命令でまずカウ
ントレジスタ３５に保存されているウェイト数がコント
ロールロジック３４のカウンタセットの制御で減算カウ
ンタ３６に取り込まれる。さらにＩ／Ｏアドレスバスに
ＦＯＯＯｈのアドレスデータが流れアドレスストローブ
がＯＮとなる。第３図（ｂ）のデコーダ４１によりアド
レスがデコードされチップ穴セレクト信号がＯＮとなり
４ウエイト後にチップＡより有効データがＩ／Ｏデータ
バス上にのる。減算カウンタ３６はアドレスストローブ
により減算を始め、０になるまでウェイト信号をコント
ロールロジック３４に出しつづける。４ウエイト後にウ
ェイト信号はＯＦＦとなりレジスタファイル３７めＲＯ
にＩ／Ｏデータバス上の有効データが読み込まれる。さ
らに次の゛ ＬＯＡＤ （Ｆｏｏｌｈ） Ｒ１’命
令でも同様にカウントレジスタ３５に保存されているウ
ェイト数４でウェイトがかかりチップＢの有効データ出
力と同期をとりＲ１レジスタに読み込まれる。この様に
内部でウェイト信号をソフトウェア的にコントロールし
外部のＩ／Ｏバス上のチップのタイミングにあわせる。
第４図は本発明の他の実施例である。第３図と同様にＩ
／ＯバスのアドレスＦＯＯＯｈにつながるチップＡとア
ドレスＦＯＯ１ｈにつながるチップＢから４ウエイトで
データを取り込む場合である。マイクロプロセッサの命
令として、Ｉ／Ｏバスのウェイト数を設定しながらある
アドレスからデータをレジスタに取り込むｌ０ＬＯＡＤ
命令を仮定する。第４図に従い動作を説明する。
／ＯバスのアドレスＦＯＯＯｈにつながるチップＡとア
ドレスＦＯＯ１ｈにつながるチップＢから４ウエイトで
データを取り込む場合である。マイクロプロセッサの命
令として、Ｉ／Ｏバスのウェイト数を設定しながらある
アドレスからデータをレジスタに取り込むｌ０ＬＯＡＤ
命令を仮定する。第４図に従い動作を説明する。
マイクロコンピュータ５０は命令エリア５１上にある命
令を命令キュー５２にフェッチし命令デコーダ５３でデ
コードする。’ ＩＯＬＯＡＤ（ＦＯＯＯｈ）４ｗａ
ｉ ｔ ＲＯ’命令で、まずウェイト数がコントロ
ールロジック５４のカウンタセットのタイミングで減算
カウンタ５５に取り込まれる。さらにＩ／Ｏアドレスバ
スにＦＯＯＯｈのアドレスデータが流れアドレスストロ
ーブがＯＮとなる。減算カウンタはアドレスストローブ
により減算を始め、０になるまでウェイト信号をコント
ロールロジック５４に出しつづける。４ウエイト後にウ
ェイト信号はＯＦＦとなりレジスタファイル５６のＲＯ
にＩ／Ｏデータバス上の有効データが読み込まれる。次
の゛ ＩＯＬＯＡＤ（ＦＯＯＯｈ）４ｗａ ｉ ｔ
ＲＯ’命令でもまったく同様に動作する。
令を命令キュー５２にフェッチし命令デコーダ５３でデ
コードする。’ ＩＯＬＯＡＤ（ＦＯＯＯｈ）４ｗａ
ｉ ｔ ＲＯ’命令で、まずウェイト数がコントロ
ールロジック５４のカウンタセットのタイミングで減算
カウンタ５５に取り込まれる。さらにＩ／Ｏアドレスバ
スにＦＯＯＯｈのアドレスデータが流れアドレスストロ
ーブがＯＮとなる。減算カウンタはアドレスストローブ
により減算を始め、０になるまでウェイト信号をコント
ロールロジック５４に出しつづける。４ウエイト後にウ
ェイト信号はＯＦＦとなりレジスタファイル５６のＲＯ
にＩ／Ｏデータバス上の有効データが読み込まれる。次
の゛ ＩＯＬＯＡＤ（ＦＯＯＯｈ）４ｗａ ｉ ｔ
ＲＯ’命令でもまったく同様に動作する。
第３図の実施例では最初にウェイト数をカウンタレジス
タに初期化をすればあとはウェイト数が変化するまで設
定しなおす必要がないが第４図の実施例では命令毎に設
定をしている。あまりウェイト数が変化しないときは第
３図の方法がよいがウェイト数がよ（変化するときは第
４図の方法がよい。カウントレジスタと減算カウンタが
第１図のウェイト発生器に相当する。
タに初期化をすればあとはウェイト数が変化するまで設
定しなおす必要がないが第４図の実施例では命令毎に設
定をしている。あまりウェイト数が変化しないときは第
３図の方法がよいがウェイト数がよ（変化するときは第
４図の方法がよい。カウントレジスタと減算カウンタが
第１図のウェイト発生器に相当する。
なお、ユーザーがＩ／Ｏバスのアドレスを考えながらウ
ェイト数を直接プログラムするのは効率が悪いので、コ
ンパイラ等がアクセスするＩ／Ｏアドレスをチエツクし
自動的にウェイト数データを作成プログラムに付は加え
るようにすると、ユーザーのプログラム面での負担もほ
とんど増加せずにすむ。
ェイト数を直接プログラムするのは効率が悪いので、コ
ンパイラ等がアクセスするＩ／Ｏアドレスをチエツクし
自動的にウェイト数データを作成プログラムに付は加え
るようにすると、ユーザーのプログラム面での負担もほ
とんど増加せずにすむ。
［発明の効果］
以上述べたように本発明によれば、マイクロコンピュー
タＩ／Ｏパスにおいてマイクロコンピュータの命令によ
りプログラム制御できるマイクロプロセッサ内部のウェ
イト発生器でＩ／Ｏウェイト信号を発生させることによ
り、外部のウェイト発生回路が不要になり設計コストと
製造コストを少なくすることができる。
タＩ／Ｏパスにおいてマイクロコンピュータの命令によ
りプログラム制御できるマイクロプロセッサ内部のウェ
イト発生器でＩ／Ｏウェイト信号を発生させることによ
り、外部のウェイト発生回路が不要になり設計コストと
製造コストを少なくすることができる。
第１図は、本発明のマイクロコンピュータＩ／Ｏバスの
構成を示すブロック図。 第２図は、従来のマイクロコンピュータＩ／Ｏバスの構
成を示すブロック図。 第３図は、本発明のマイクロコンピュータＩ／Ｏバスの
一実施例を示す詳細なブロック図。 第４図は、本発明のマイクロコンピュータＩ／Ｏバスの
一実施例を示す詳細なブロック図。 ・マイクロプロセッサ ・ウェイト発生器 ・デコーダ ・周辺チップ群 ・マイクロプロセッサ ・ウェイト発生器 ・デコーダ ・周辺チップ群 ３０ ・ ・ ３１ ・ ・ ３２ ・ ・ ３３ ・ ・ ３４ ・ ・ ３５ ・ ・ ３６ ・ ・ ３７ ・ ・ ４１ ・ ・ ４２ ・ ・ ４３ ・ ・ ５０ ・ ・ ５１ ・ ・ ５２ ・ ・ ５３ ・ ・ ５４ ・ ・ ５５ ・ ・ ５６ ・ ・ ・マイクロプロセッサ ・命令エリア ・命令キュー ・命令デコーダ ・コントロールロジック ・カウントレジスタ ・減算カウンタ ・レジスタファイル ・デコーダ ・チップＡ ・チップＢ ・マイクロプロセッサ ・命令エリア ・命令キュー ・命令デコーダ ・コントロールロジック ・減算カウンタ ・レジスタファイル
構成を示すブロック図。 第２図は、従来のマイクロコンピュータＩ／Ｏバスの構
成を示すブロック図。 第３図は、本発明のマイクロコンピュータＩ／Ｏバスの
一実施例を示す詳細なブロック図。 第４図は、本発明のマイクロコンピュータＩ／Ｏバスの
一実施例を示す詳細なブロック図。 ・マイクロプロセッサ ・ウェイト発生器 ・デコーダ ・周辺チップ群 ・マイクロプロセッサ ・ウェイト発生器 ・デコーダ ・周辺チップ群 ３０ ・ ・ ３１ ・ ・ ３２ ・ ・ ３３ ・ ・ ３４ ・ ・ ３５ ・ ・ ３６ ・ ・ ３７ ・ ・ ４１ ・ ・ ４２ ・ ・ ４３ ・ ・ ５０ ・ ・ ５１ ・ ・ ５２ ・ ・ ５３ ・ ・ ５４ ・ ・ ５５ ・ ・ ５６ ・ ・ ・マイクロプロセッサ ・命令エリア ・命令キュー ・命令デコーダ ・コントロールロジック ・カウントレジスタ ・減算カウンタ ・レジスタファイル ・デコーダ ・チップＡ ・チップＢ ・マイクロプロセッサ ・命令エリア ・命令キュー ・命令デコーダ ・コントロールロジック ・減算カウンタ ・レジスタファイル
Claims (1)
- 様々なバスタイミングを持つ周辺チップを接続し、デー
タの入出力を制御するマイクロコンピュータシステムに
おいて、マイクロプロセッサがＩ／Ｏアドレスバスにア
ドレスを出力しデコーダがデコードし周辺チップ群に対
してセレクト信号を出すのと同期して、マイクロコンピ
ュータの命令によりプログラム制御できるマイクロプロ
セッサ内部のウェイト発生器でＩ／Ｏウェイト信号を発
生させることにより、周辺チップとマイクロプロセッサ
間のＩ／Ｏデータバス上でのデータの入出力を遅らせる
ことを特徴とするマイクロコンピュータＩ／Ｏバス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122587A JPH0418657A (ja) | 1990-05-11 | 1990-05-11 | マイクロコンピュータｉ／ｏバス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122587A JPH0418657A (ja) | 1990-05-11 | 1990-05-11 | マイクロコンピュータｉ／ｏバス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0418657A true JPH0418657A (ja) | 1992-01-22 |
Family
ID=14839613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122587A Pending JPH0418657A (ja) | 1990-05-11 | 1990-05-11 | マイクロコンピュータｉ／ｏバス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6408353B1 (en) | 1998-10-09 | 2002-06-18 | Nec Corporation | Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal |
-
1990
- 1990-05-11 JP JP2122587A patent/JPH0418657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6408353B1 (en) | 1998-10-09 | 2002-06-18 | Nec Corporation | Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal |
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