JPH04186776A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH04186776A JPH04186776A JP2317358A JP31735890A JPH04186776A JP H04186776 A JPH04186776 A JP H04186776A JP 2317358 A JP2317358 A JP 2317358A JP 31735890 A JP31735890 A JP 31735890A JP H04186776 A JPH04186776 A JP H04186776A
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- JP
- Japan
- Prior art keywords
- region
- regions
- drain
- semiconductor substrate
- groove
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 230000000694 effects Effects 0.000 description 3
- 239000004615 ingredient Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は・、縦型ＭＯ３電界効果トランジスタに関する
ものである。
ものである。
従来の技術
縦型ＭＯＳ電界効果トランジスタ（以下、縦型ＭＯ５Ｆ
ＥＴと記す）は、高耐圧性および高速性の面で優れてお
り、理想的なスイッチング阻止として、モータ駆動やス
イッチング電源など幅広い分野で利用されている。
ＥＴと記す）は、高耐圧性および高速性の面で優れてお
り、理想的なスイッチング阻止として、モータ駆動やス
イッチング電源など幅広い分野で利用されている。
第２図は、従来の縦型ＭＯ３ＦＥＴの構造断面図である
。第２図において、１はドレイン領域、２は拡散領域、
３はソース領域、４はゲート酸化膜、５はゲート電極、
６はソース電極、７、はドレイン電極、８は第１の領域
、９は第２領域である。
。第２図において、１はドレイン領域、２は拡散領域、
３はソース領域、４はゲート酸化膜、５はゲート電極、
６はソース電極、７、はドレイン電極、８は第１の領域
、９は第２領域である。
以下、ｎチャンネル型の縦型ＭＯＳＦＥＴの構成を詳細
に説明する。
に説明する。
この縦型ＭＯＳＦＥＴは、ドレイン領域１を形成する低
濃度ｎ型シリコン半導体基板の所定部分の表面領域に少
なくとも第１の領域８および第２の領域９の二部分に分
割されて、チャンネル領域形成用でｐ型の拡散領域２が
形成されている。そしてｐ型の拡散領域２の所定部分の
表面領域に、ドレイン領域１と分離されたｎ型の拡散領
域からなるソー゛ス領域３が形成されている。そして第
１および第４，２の領域８，９にまたがってｐ型拡散領
′（− 域２．ドレにン領域１、およびソース領域３のチャ・ン
ネル側端部のシリコン半導体基板表面上にゲート酸化膜
４が形成され、さらにゲート酸化膜４上にゲート電極５
が形成されている。ソース電極６は第１および第２の領
域８．９のそれぞれのソース領域３およびｐ型拡散領域
２の表面にまたがって形成され、ドレイン電極７はシリ
コン半導体基板裏面に形成されて構成されている。
濃度ｎ型シリコン半導体基板の所定部分の表面領域に少
なくとも第１の領域８および第２の領域９の二部分に分
割されて、チャンネル領域形成用でｐ型の拡散領域２が
形成されている。そしてｐ型の拡散領域２の所定部分の
表面領域に、ドレイン領域１と分離されたｎ型の拡散領
域からなるソー゛ス領域３が形成されている。そして第
１および第４，２の領域８，９にまたがってｐ型拡散領
′（− 域２．ドレにン領域１、およびソース領域３のチャ・ン
ネル側端部のシリコン半導体基板表面上にゲート酸化膜
４が形成され、さらにゲート酸化膜４上にゲート電極５
が形成されている。ソース電極６は第１および第２の領
域８．９のそれぞれのソース領域３およびｐ型拡散領域
２の表面にまたがって形成され、ドレイン電極７はシリ
コン半導体基板裏面に形成されて構成されている。
この構造の縦型ＭＯＳＦＥＴでは、ゲート電極５に電圧
が印加されるとｐ型拡散領域２とゲート酸化膜４との界
面にチャンネルができ、電子はソース領域３からこのチ
ャンネルを通ってドレイン領域１の表面部分に達し、こ
こから半導体基板の裏面側に設けたドレイン電極７に向
って流れる。
が印加されるとｐ型拡散領域２とゲート酸化膜４との界
面にチャンネルができ、電子はソース領域３からこのチ
ャンネルを通ってドレイン領域１の表面部分に達し、こ
こから半導体基板の裏面側に設けたドレイン電極７に向
って流れる。
発明が解決しようとする＊、ｉｉ
この構造では、ドレイン領域１を流れる電子が、第１お
よび第２の領域８．９のｐ型拡散領域２間のドレイン領
域１部分に集中して流れるためこの部分での電圧降下が
大きくなり、縦型ＭＯＳＦＥＴの導通時の抵抗（オン抵
抗）が極めて大きくなると６う不都合があった。
よび第２の領域８．９のｐ型拡散領域２間のドレイン領
域１部分に集中して流れるためこの部分での電圧降下が
大きくなり、縦型ＭＯＳＦＥＴの導通時の抵抗（オン抵
抗）が極めて大きくなると６う不都合があった。
本発明の縦型ＭＯ５ＦＥＴは、上記の不都合を排除する
ために、ｐ型拡散領域２間のドレイン領域１部分に集中
して流れることを防止することによりドレイン領域１の
電流を分散させてオン抵抗の低減をはかることを目的と
する。
ために、ｐ型拡散領域２間のドレイン領域１部分に集中
して流れることを防止することによりドレイン領域１の
電流を分散させてオン抵抗の低減をはかることを目的と
する。
課題を解決するための手段
この目的を達成するために本発明の縦型ＭＯＳ電界効果
トランジスタはドレイン領域となる一導電型の半導体基
板と、前記半導体基板の表面に少なくとも第１および第
２の領域の二部分に分割形成した逆導電型の第１の拡散
領域と、前記第１の拡散領域の表面に前記半導体基板と
分離して形成したソース領域となる前記一導電型の第２
の拡散領域と、前記第１および第２の領域の前記第１の
拡散領域の間の前記半導体基板表面に形成した溝と、前
記溝内表面領域およびチャンネル領域となる前記第１の
拡散領域表面上に形成したゲート酸化膜と、前記ゲート
酸化膜上に形成したゲート電極とからなる。
トランジスタはドレイン領域となる一導電型の半導体基
板と、前記半導体基板の表面に少なくとも第１および第
２の領域の二部分に分割形成した逆導電型の第１の拡散
領域と、前記第１の拡散領域の表面に前記半導体基板と
分離して形成したソース領域となる前記一導電型の第２
の拡散領域と、前記第１および第２の領域の前記第１の
拡散領域の間の前記半導体基板表面に形成した溝と、前
記溝内表面領域およびチャンネル領域となる前記第１の
拡散領域表面上に形成したゲート酸化膜と、前記ゲート
酸化膜上に形成したゲート電極とからなる。
作用
この構造によれば縦型ＭＯＳＦＥＴが導通状態のときチ
ャンネル領域となる第１の拡散領域を通った電子はいつ
きに溝の底部に達し、それからドレイン領域となる半導
体基板に分散して流れ、導通状態時のオン抵抗が低減さ
れることになる。
ャンネル領域となる第１の拡散領域を通った電子はいつ
きに溝の底部に達し、それからドレイン領域となる半導
体基板に分散して流れ、導通状態時のオン抵抗が低減さ
れることになる。
実施例
第１図は本発明の一実施例における縦型ＭＯＳ電界効果
トランジスタ（以下、縦型ＭＯＳＦＥＴと記す）の構造
断面図を示すものである。第１図において、１はドレイ
ン領域、２は拡散領域、３は／−，１ｉＪｊＬ ６はソ
ース電極、７はドレイン電極、８は第１の領域、９は第
２の領域、１１は溝、１４はゲート酸化膜、１５はゲー
ト電極である。
トランジスタ（以下、縦型ＭＯＳＦＥＴと記す）の構造
断面図を示すものである。第１図において、１はドレイ
ン領域、２は拡散領域、３は／−，１ｉＪｊＬ ６はソ
ース電極、７はドレイン電極、８は第１の領域、９は第
２の領域、１１は溝、１４はゲート酸化膜、１５はゲー
ト電極である。
以下、ｎチャンネル型の縦型ＭＯＳＦＥＴの構成を詳細
に説明する。 ゛ 本発明の縦型ＭＯＳＦＥＴは、ドレイン領域１を形成す
る低濃度ｎ型シリコン半導体基板中の少なくとも第１の
領域８および第２の領域９の二部分に、それぞれチャン
ネル領域形成用のｐ型の第１の拡散領域２が形成されて
いる。さらに拡散領域２の所定部分の表面領域に、ドレ
イン領域１と分離され、ｎ型の第２の拡散領域であるソ
ース領域３が形成されている。そして第１の領域８およ
び第２の領域９のそれぞれの拡散領域２の間の低濃度ド
レイン領域１の表面に溝１１が形成され、チャンネル形
成用ｐ型拡散領域２と溝１１が形成された低濃度ｎ型シ
リコン基板１の表面にまたがってゲート酸化膜１４が形
成され、さらにその上にゲート電極１５が形成されてい
る。ソース電極６は第１の領域８および第２の領域９の
それぞれの拡散領域２とソース領域３の表面にまたがっ
て形成され、ドレイン電極７はシリコン半導体基板の裏
面に形成されている。
に説明する。 ゛ 本発明の縦型ＭＯＳＦＥＴは、ドレイン領域１を形成す
る低濃度ｎ型シリコン半導体基板中の少なくとも第１の
領域８および第２の領域９の二部分に、それぞれチャン
ネル領域形成用のｐ型の第１の拡散領域２が形成されて
いる。さらに拡散領域２の所定部分の表面領域に、ドレ
イン領域１と分離され、ｎ型の第２の拡散領域であるソ
ース領域３が形成されている。そして第１の領域８およ
び第２の領域９のそれぞれの拡散領域２の間の低濃度ド
レイン領域１の表面に溝１１が形成され、チャンネル形
成用ｐ型拡散領域２と溝１１が形成された低濃度ｎ型シ
リコン基板１の表面にまたがってゲート酸化膜１４が形
成され、さらにその上にゲート電極１５が形成されてい
る。ソース電極６は第１の領域８および第２の領域９の
それぞれの拡散領域２とソース領域３の表面にまたがっ
て形成され、ドレイン電極７はシリコン半導体基板の裏
面に形成されている。
この構造によれば、ゲート電極１５に電圧が印加される
と、拡散領域２とゲート酸化膜１４との界面にチャンネ
ルができ、ソース領域３からの電流はドレイン領域１で
あるシリコン基板とゲート酸化膜１４の界面にそって流
れ、溝１１の底部にいつきに達した後、ドレイン領域１
を広がりながら流れてドレイン電極７に達する。従来の
構造（第２図）のように分割されたｐ型拡散領域間のド
レイン低濃度領域を電流が集中して流れることがないた
め、本発明の縦型ＭＯＳＦＥＴではドレイン低濃度領域
に依る抵抗成分がなくなる。
と、拡散領域２とゲート酸化膜１４との界面にチャンネ
ルができ、ソース領域３からの電流はドレイン領域１で
あるシリコン基板とゲート酸化膜１４の界面にそって流
れ、溝１１の底部にいつきに達した後、ドレイン領域１
を広がりながら流れてドレイン電極７に達する。従来の
構造（第２図）のように分割されたｐ型拡散領域間のド
レイン低濃度領域を電流が集中して流れることがないた
め、本発明の縦型ＭＯＳＦＥＴではドレイン低濃度領域
に依る抵抗成分がなくなる。
発明の効果
本発明は縦型ＭＯＳＦＥＴでは、ドレイン領域における
電流集中部分がなく、電流が分散されて流れ、また溝を
構成する部分のドレイン抵抗がなくなるため、縦型ＭＯ
ＳＦＥＴのオン抵抗を従来のものより約３０％低減する
効果がある。
電流集中部分がなく、電流が分散されて流れ、また溝を
構成する部分のドレイン抵抗がなくなるため、縦型ＭＯ
ＳＦＥＴのオン抵抗を従来のものより約３０％低減する
効果がある。
第１図は本発明の一実施例の縦型ＭＯＳＦＥＴを示す構
造断面図、第２図は従来の縦型ＭＯＳＦＥＴを示す構造
断面図である。 １・・・・・・ドレイン領域、２・・・・・・拡散領域
、３・・・・・・ソース領域、４，１４・・・・・・ゲ
ート酸化膜、５，１５・・・・・・ゲート電極、６・・
・・・・ソース電極、７・・・・・・ドレイン電極、８
・・・・・・第１の領域、９・・・・・・第２の領域、
１１・・・・・・溝。
造断面図、第２図は従来の縦型ＭＯＳＦＥＴを示す構造
断面図である。 １・・・・・・ドレイン領域、２・・・・・・拡散領域
、３・・・・・・ソース領域、４，１４・・・・・・ゲ
ート酸化膜、５，１５・・・・・・ゲート電極、６・・
・・・・ソース電極、７・・・・・・ドレイン電極、８
・・・・・・第１の領域、９・・・・・・第２の領域、
１１・・・・・・溝。
Claims (1)
- ドレイン領域となる一導電型の半導体基板と、前記半導
体基板の表面に少なくとも第１および第２の領域の二部
分に分割形成した逆導電型の第１の拡散領域と、前記第
１の拡散領域の表面に前記半導体基板と分離して形成し
たソース領域となる前記一導電型の第２の拡散領域と、
前記第１および第２の領域の前記第１の拡散領域の間の
前記半導体基板表面に形成した溝と、前記溝内表面領域
およびチャンネル領域となる前記第１の拡散領域表面上
に形成したゲート酸化膜と、前記ゲート酸化膜上に形成
したゲート電極とからなる縦型ＭＯＳ電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317358A JPH04186776A (ja) | 1990-11-20 | 1990-11-20 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317358A JPH04186776A (ja) | 1990-11-20 | 1990-11-20 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186776A true JPH04186776A (ja) | 1992-07-03 |
Family
ID=18087346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317358A Pending JPH04186776A (ja) | 1990-11-20 | 1990-11-20 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973361A (en) * | 1996-03-06 | 1999-10-26 | Magepower Semiconductor Corporation | DMOS transistors with diffusion merged body regions manufactured with reduced number of masks and enhanced ruggedness |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
-
1990
- 1990-11-20 JP JP2317358A patent/JPH04186776A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| US5973361A (en) * | 1996-03-06 | 1999-10-26 | Magepower Semiconductor Corporation | DMOS transistors with diffusion merged body regions manufactured with reduced number of masks and enhanced ruggedness |
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