JPH04186845A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH04186845A JPH04186845A JP31694090A JP31694090A JPH04186845A JP H04186845 A JPH04186845 A JP H04186845A JP 31694090 A JP31694090 A JP 31694090A JP 31694090 A JP31694090 A JP 31694090A JP H04186845 A JPH04186845 A JP H04186845A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は化合物半導体装置の製造方法に関し、特にＧａ
Ａｓ、 ＩｎＰを基鈑材とする高周波増幅用化合物半導
体装置の製造方法に関する。
Ａｓ、 ＩｎＰを基鈑材とする高周波増幅用化合物半導
体装置の製造方法に関する。
［従来の技術１
この種の高周波増幅用半導体装置は、ゲート電極かソー
ス側寄りに偏って形成されるという横道的特徴を有する
か、このゲート電極のオフセットは、通常、ソース、ド
レイン電極間のｎ＋層を選択除去して両者を分離したと
きできる半導体基板上のくぼみ（リセスｊ内に、マスク
を用いてアルミニウム（Ａρ）等のグー１〜メタルを斜
方蒸着する手段で形成される。
ス側寄りに偏って形成されるという横道的特徴を有する
か、このゲート電極のオフセットは、通常、ソース、ド
レイン電極間のｎ＋層を選択除去して両者を分離したと
きできる半導体基板上のくぼみ（リセスｊ内に、マスク
を用いてアルミニウム（Ａρ）等のグー１〜メタルを斜
方蒸着する手段で形成される。
第３図 ｆａｌ〜ｔｅｌ は従来の高周波増幅用化合物
半導体装置の製造方法の一例を示す工程順序図で、電子
情報通信学会研究委員会論文「低雑音１ｎＧａ砒素−Ａ
、ＱＧａ砒素ｆＨＥＭＴｌプロセスｊｆＥＤ８９−５４
１ によって開示されたものである。
半導体装置の製造方法の一例を示す工程順序図で、電子
情報通信学会研究委員会論文「低雑音１ｎＧａ砒素−Ａ
、ＱＧａ砒素ｆＨＥＭＴｌプロセスｊｆＥＤ８９−５４
１ によって開示されたものである。
この製造方法によれば、素子間を分離し、ｎ＋キャップ
層層上上オーミック電極４．５を形成した後、その中間
うｐ域にシリコン酸化膜マスクパターン１０を所定の幅
にパターン形成する［第３図（ａ）１゜ここで、１８：
ｉ：ガリウムヒ素基板である。ついで、シリコン窒化膜
］］を全面に被覆し、シ１ｊコン酸化肋マスクパターレ
］０上のソース電極よりの領域を通常の光学露光法を用
いて開ロＬヶー１〜形成用の開口部１２を形成する［第
３図（ｂ）］。つぎに、このゲート開口部］２よりウェ
ットエツチングを行い、所望のドレイン耐圧か得られる
ようにシリコン酸化膜マスクパターン１０をエツチング
除去し［第３図１ｃｌ ］ 、さら１こ、ｎ＋キャップ
層３も活性層（図示しない）上から除去して基板１上に
くぼみ（リセス）】３を形成する［第３図（ｄ）］。そ
の後全面にゲート金属を蒸着し、イオンミリング法を用
いてＴ型ゲート電極６のパターン形成を行うものである
［第３図（ｅ）］。
層層上上オーミック電極４．５を形成した後、その中間
うｐ域にシリコン酸化膜マスクパターン１０を所定の幅
にパターン形成する［第３図（ａ）１゜ここで、１８：
ｉ：ガリウムヒ素基板である。ついで、シリコン窒化膜
］］を全面に被覆し、シ１ｊコン酸化肋マスクパターレ
］０上のソース電極よりの領域を通常の光学露光法を用
いて開ロＬヶー１〜形成用の開口部１２を形成する［第
３図（ｂ）］。つぎに、このゲート開口部］２よりウェ
ットエツチングを行い、所望のドレイン耐圧か得られる
ようにシリコン酸化膜マスクパターン１０をエツチング
除去し［第３図１ｃｌ ］ 、さら１こ、ｎ＋キャップ
層３も活性層（図示しない）上から除去して基板１上に
くぼみ（リセス）】３を形成する［第３図（ｄ）］。そ
の後全面にゲート金属を蒸着し、イオンミリング法を用
いてＴ型ゲート電極６のパターン形成を行うものである
［第３図（ｅ）］。
［発明か解決しようとする課題１
しかしなから、上述した従来の製造方法では、ゲート開
口部］２によるマスク作用とくほみ（リセス）底部およ
び蒸着ソースの位置関係とによって蒸着の入射角が決ま
り、それに従っでゲート電極６のオフセット部（（夫ま
るので、オフセット量の精度および再現性に問題かあり
、且つ一つのマスクを共用することにより工程をきわめ
て難しくＬでいるので、量産性に乏しい欠片かある。そ
のため同−性能の半導体装置を製造するに当っては、極
く限られた蒸着領域しか利用できないので、ウェーハス
田イスの大型化に充分対応することか困難である。
口部］２によるマスク作用とくほみ（リセス）底部およ
び蒸着ソースの位置関係とによって蒸着の入射角が決ま
り、それに従っでゲート電極６のオフセット部（（夫ま
るので、オフセット量の精度および再現性に問題かあり
、且つ一つのマスクを共用することにより工程をきわめ
て難しくＬでいるので、量産性に乏しい欠片かある。そ
のため同−性能の半導体装置を製造するに当っては、極
く限られた蒸着領域しか利用できないので、ウェーハス
田イスの大型化に充分対応することか困難である。
不発明の目的は、上記の情況に鑑み、ケート電極をソー
ス側にオフセット部て配置する化合物半導体装置の製造
方法を提供することである。
ス側にオフセット部て配置する化合物半導体装置の製造
方法を提供することである。
［課題を解決するための手段］
本発明によれば、化合物半導体装置の製造方法は、化合
物半導体基板上に活性層およびｎ＋キャップ層を順次形
成する工程と、前記ｎ“キャップ層上にソース電極およ
び１〜レイン電極を互いに離間して形成する工程と、前
記ｎ＋キャップ層のドレイン電極寄りの領域を前記活性
層上から選択的に除去するくぼみ領域の形成工程と、前
記ｎ＋キャップ層のソース電極寄りのがｊ記くぼみ領域
から離間する領域を前記活性層上から選択的に除去する
ゲート電極形成領域の形成工程と、前記ゲート電極形成
領域上に電極形成用金属を選択的に堆積するゲート電極
形成工程とを含んで構成される。
物半導体基板上に活性層およびｎ＋キャップ層を順次形
成する工程と、前記ｎ“キャップ層上にソース電極およ
び１〜レイン電極を互いに離間して形成する工程と、前
記ｎ＋キャップ層のドレイン電極寄りの領域を前記活性
層上から選択的に除去するくぼみ領域の形成工程と、前
記ｎ＋キャップ層のソース電極寄りのがｊ記くぼみ領域
から離間する領域を前記活性層上から選択的に除去する
ゲート電極形成領域の形成工程と、前記ゲート電極形成
領域上に電極形成用金属を選択的に堆積するゲート電極
形成工程とを含んで構成される。
ｒ 作 用 〕
本発明によれば、ゲート、ドレイニ間の（ぽみ（リセス
）形成と蒸着によるゲート電極との形成は、それぞれ別
個のマスクを用いた独立工程で行われるので、定められ
た位置に蜆定通りのオフセット量をもつゲート電極を容
易に形成することかできる。また、ゲート、ドレイン間
のｎ＋キャップ層のエツチング除去も充分に行われるの
で、ゲート、ドレイン間耐圧が著しく向上した高周波用
半導体装置を容易に製造することかできる。
）形成と蒸着によるゲート電極との形成は、それぞれ別
個のマスクを用いた独立工程で行われるので、定められ
た位置に蜆定通りのオフセット量をもつゲート電極を容
易に形成することかできる。また、ゲート、ドレイン間
のｎ＋キャップ層のエツチング除去も充分に行われるの
で、ゲート、ドレイン間耐圧が著しく向上した高周波用
半導体装置を容易に製造することかできる。
［実施例］
以下図面を全開して本発明の詳細な説明する。
第１図 １ａ）〜ｔｅｌは本発明をガリウムヒ素ＭＥＳ
ＦＥ丁の製造に実施した場合の一実施例、を示す工程順
序図である。本実施例によれば、まず９ガリウムヒ素基
扱１上に活性層２およびｒ＋＋キャップ層３を形成し、
さらにソース、ドレイン電極４．５をそれぞれ設けた後
、ソース、トしイン間のドレイン寄りの領域上にホトレ
ジストマスク７の開ロバターンを選択形成するｒ第１図
ｆａｔ全開］。ついで、電流または電圧をモニターしつ
つウェットエツチングを行い、ｎ＋キャップ層３を活性
層２土がら選択的に除去して浅いくぼみ（リセス）１３
を形成する［第１図１ｔ）ｌ ：］ＢＪ ６つぎにホト
レジストマスクのっけ代えを行い、ｎ＋キャップ層３を
除去した領域よりソース電極４寄りにゲート電極形成用
の開ロバターンをもっホトレジストマスク８を形成する
［第３図１ｃｌ容照１゜この際、ゲート電極を形成すべ
き領域が、第１図１１＋＋のｎ＋キャップ層除去領域と
重ならないように目合せを慎重に行う。ついで、ホトレ
ジストマスク８にょるウェットエッチンクを行い、マス
ク開口部直下のｎ＋キャップ層３を活性層２上から除去
し、ゲート電極形成領域を作成し［第１図＋ｄｌ参解］
、さらにアルミニウム＋Ａｌ 金属９を蒸着することに
よって所望のゲート電極６か形成される［第１図ｉｅｌ
参詔１゜ 第２図 ｉａｌ〜ｆｅ）は本発明をヘテロジャンクショ
ン電界効果トランジスタ１ＨＪＦＥＴｌの製造に実施し
た場合の他の実施例を示す工程順序図である。本実施例
における基本プロセスフローは前実施例とほぼ同様であ
るが、本発明によれば、ｎ＋キャップ層３の除去領域幅
を容易に制御することができ、これを狭く設定すること
かできるので、ドレインコンダクタンスの増加を一最小
限に止めることが可能となる。ここで、３′はｎ＋アル
ミニウムガリウムヒ素層を示す。
ＦＥ丁の製造に実施した場合の一実施例、を示す工程順
序図である。本実施例によれば、まず９ガリウムヒ素基
扱１上に活性層２およびｒ＋＋キャップ層３を形成し、
さらにソース、ドレイン電極４．５をそれぞれ設けた後
、ソース、トしイン間のドレイン寄りの領域上にホトレ
ジストマスク７の開ロバターンを選択形成するｒ第１図
ｆａｔ全開］。ついで、電流または電圧をモニターしつ
つウェットエツチングを行い、ｎ＋キャップ層３を活性
層２土がら選択的に除去して浅いくぼみ（リセス）１３
を形成する［第１図１ｔ）ｌ ：］ＢＪ ６つぎにホト
レジストマスクのっけ代えを行い、ｎ＋キャップ層３を
除去した領域よりソース電極４寄りにゲート電極形成用
の開ロバターンをもっホトレジストマスク８を形成する
［第３図１ｃｌ容照１゜この際、ゲート電極を形成すべ
き領域が、第１図１１＋＋のｎ＋キャップ層除去領域と
重ならないように目合せを慎重に行う。ついで、ホトレ
ジストマスク８にょるウェットエッチンクを行い、マス
ク開口部直下のｎ＋キャップ層３を活性層２上から除去
し、ゲート電極形成領域を作成し［第１図＋ｄｌ参解］
、さらにアルミニウム＋Ａｌ 金属９を蒸着することに
よって所望のゲート電極６か形成される［第１図ｉｅｌ
参詔１゜ 第２図 ｉａｌ〜ｆｅ）は本発明をヘテロジャンクショ
ン電界効果トランジスタ１ＨＪＦＥＴｌの製造に実施し
た場合の他の実施例を示す工程順序図である。本実施例
における基本プロセスフローは前実施例とほぼ同様であ
るが、本発明によれば、ｎ＋キャップ層３の除去領域幅
を容易に制御することができ、これを狭く設定すること
かできるので、ドレインコンダクタンスの増加を一最小
限に止めることが可能となる。ここで、３′はｎ＋アル
ミニウムガリウムヒ素層を示す。
［発明の効果１
以上詳細に説明したように、本発明によれば、ゲート、
ドレイン間に浅いくぼみ（リセス）をまず形成し、トし
イン側のｎ＋キャップ層をゲート側と完全に分離する手
段がとられるので電界効果トランジスタｆＦＥＴｉの実
効出力成分の軽減を容易かつ精度よく行うことかできる
。このため、高周波動作において高利得が得られると共
に、ゲート、ドレイン耐圧を向上せしめることかできる
。特に、寄生抵抗軽減のため設けられるｎ＋キャップ層
と活性層か分離されたヘテロジャンクション電界効果ト
ランジスタＦＨＪＦＥＴＩ において、その効果はより
一層顕著である。
ドレイン間に浅いくぼみ（リセス）をまず形成し、トし
イン側のｎ＋キャップ層をゲート側と完全に分離する手
段がとられるので電界効果トランジスタｆＦＥＴｉの実
効出力成分の軽減を容易かつ精度よく行うことかできる
。このため、高周波動作において高利得が得られると共
に、ゲート、ドレイン耐圧を向上せしめることかできる
。特に、寄生抵抗軽減のため設けられるｎ＋キャップ層
と活性層か分離されたヘテロジャンクション電界効果ト
ランジスタＦＨＪＦＥＴＩ において、その効果はより
一層顕著である。
第１図 ｉａｌ〜ｉｅ）は本発明をガリウムヒ素ＭＥＳ
ＦＥＴの製造に実施した場合の一実施例を示す工程順序
図、第２図 ｆａｌ〜ｔｅｌは本発明をヘテロジャンク
ション電界効果トランジスタｆＨ，ＪＦＥＴｌの製造に
実施した場合の他の実施例を示す工程順序図、第３区
ｆａｔ〜ｌｅｔは従来の高周波増幅用化合物半導体装置
の製造方法の一例を示す工程順序図である。 １・・・ガリウムヒ素基板、２・・・活性層、３・・・
ｎ＋キャップ層、 ３′・・・ｎ ＋アルミニウムガリウムヒ素層。 ４・・・ソース電極、 ５−・・ドレイン電極、６
・・・ゲート電極、 ７．８・・・ホトレジストマスク、 ９・・・アルミニウム金属、 １３・・・くぼみ（リセス）。
ＦＥＴの製造に実施した場合の一実施例を示す工程順序
図、第２図 ｆａｌ〜ｔｅｌは本発明をヘテロジャンク
ション電界効果トランジスタｆＨ，ＪＦＥＴｌの製造に
実施した場合の他の実施例を示す工程順序図、第３区
ｆａｔ〜ｌｅｔは従来の高周波増幅用化合物半導体装置
の製造方法の一例を示す工程順序図である。 １・・・ガリウムヒ素基板、２・・・活性層、３・・・
ｎ＋キャップ層、 ３′・・・ｎ ＋アルミニウムガリウムヒ素層。 ４・・・ソース電極、 ５−・・ドレイン電極、６
・・・ゲート電極、 ７．８・・・ホトレジストマスク、 ９・・・アルミニウム金属、 １３・・・くぼみ（リセス）。
Claims (1)
- 化合物半導体基板上に活性層およびｎ＾＋キャップ層を
順次形成する工程と、前記ｎ＾＋キャップ層上にソース
電極およびドレイン電極を互いに離間して形成する工程
と、前記ｎ＾＋キャップ層のドレイン電極寄りの領域を
前記活性層上から選択的に除去するくぼみ領域の形成工
程と、前記ｎ＾＋キャップ層のソース電極寄りの前記く
ぼみ領域から離間する領域を前記活性層上から選択的に
除去するゲート電極形成領域の形成工程と、前記ゲート
電極形成領域上に電極形成用金属を選択的に堆積するゲ
ート電極形成工程とを含むことを特徴とする化合物半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31694090A JPH04186845A (ja) | 1990-11-21 | 1990-11-21 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31694090A JPH04186845A (ja) | 1990-11-21 | 1990-11-21 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186845A true JPH04186845A (ja) | 1992-07-03 |
Family
ID=18082639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31694090A Pending JPH04186845A (ja) | 1990-11-21 | 1990-11-21 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735593A1 (en) * | 1995-03-30 | 1996-10-02 | Murata Manufacturing Co., Ltd. | MESFET with recessed gate and method for producing same |
| US6787817B2 (en) | 2002-03-06 | 2004-09-07 | Renesas Technology Corporation | Compound semiconductor having a doped layer between the gate and an ohmic contact of an active region |
-
1990
- 1990-11-21 JP JP31694090A patent/JPH04186845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735593A1 (en) * | 1995-03-30 | 1996-10-02 | Murata Manufacturing Co., Ltd. | MESFET with recessed gate and method for producing same |
| US6787817B2 (en) | 2002-03-06 | 2004-09-07 | Renesas Technology Corporation | Compound semiconductor having a doped layer between the gate and an ohmic contact of an active region |
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