JPH01196175A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPH01196175A JPH01196175A JP63021556A JP2155688A JPH01196175A JP H01196175 A JPH01196175 A JP H01196175A JP 63021556 A JP63021556 A JP 63021556A JP 2155688 A JP2155688 A JP 2155688A JP H01196175 A JPH01196175 A JP H01196175A
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- charge
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 20
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000001444 catalytic combustion detection Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Facsimile Scanning Arrangements (AREA)
- Networks Using Active Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷結合素子であるＣＯＤ （チャージカップ
ルド デバイス）に係り、イメージセンサ、デレーライ
ン、フィルタ等に使用されるアナログシフトレジスタに
関するものである。
ルド デバイス）に係り、イメージセンサ、デレーライ
ン、フィルタ等に使用されるアナログシフトレジスタに
関するものである。
本発明はアナログ信号を順次転送するＣＯＤにおいて、
第１項に記述した如くすることによって信号出力のリセ
ット雑音の低減を計ったものである。
第１項に記述した如くすることによって信号出力のリセ
ット雑音の低減を計ったものである。
電荷結合素子であるＣＣＤは、イメージセンサ、遅延線
、フィルタ等、極めて広い分野で使用されている。これ
等の応用分野で最も多く採用されているＣＣＤの電荷検
出方式はＦＤＡ （ＦｌｏａｔｉｎｇＤｉｆｆ、ｕｓｉ
ｏｎ Ａ１１ｐｌｉｆｉｅｒ）法で、埋め込みチャンネ
ル型ＣＯＤである。説明の簡単化のため、ＣＣＤの駆動
方式は４相駆動力式、転送される電荷は電子として説明
するが駆動方式の違い（例えば２相及び３相駆動力式）
及び転送される電荷が正孔の場合でも、本発明が有効で
あるのはいうまでもない。
、フィルタ等、極めて広い分野で使用されている。これ
等の応用分野で最も多く採用されているＣＣＤの電荷検
出方式はＦＤＡ （ＦｌｏａｔｉｎｇＤｉｆｆ、ｕｓｉ
ｏｎ Ａ１１ｐｌｉｆｉｅｒ）法で、埋め込みチャンネ
ル型ＣＯＤである。説明の簡単化のため、ＣＣＤの駆動
方式は４相駆動力式、転送される電荷は電子として説明
するが駆動方式の違い（例えば２相及び３相駆動力式）
及び転送される電荷が正孔の場合でも、本発明が有効で
あるのはいうまでもない。
第４図は従来のＣＯＤの構造図を示す。Ｐ型半導体基板
１１の主平面に、埋め込みチャンネルを形成するｎ型不
純物層１２、ＣＯＤの出力部を形成するｎ型拡散層１０
．１４を形成し、Ｐ型半導体基板１１の主表面には絶縁
膜１５を介し転送電極群１６〜２０が配置され、出力ゲ
ート２１、リセットゲート２２か形成されている。
１１の主平面に、埋め込みチャンネルを形成するｎ型不
純物層１２、ＣＯＤの出力部を形成するｎ型拡散層１０
．１４を形成し、Ｐ型半導体基板１１の主表面には絶縁
膜１５を介し転送電極群１６〜２０が配置され、出力ゲ
ート２１、リセットゲート２２か形成されている。
第５図は動作を説明するためのタイミングチャートであ
る。φ１〜φ４が４相の転送りロック波形であり、転送
電極１６〜２０に印加される。φＲＧはＣＣＤの出力部
を構成するリセット電極２２に印加されるリセットパル
スであり、ＶＯＵＴはフローティングデイフュージョン
２３で信号電荷を電圧に変換された出力波形である。
る。φ１〜φ４が４相の転送りロック波形であり、転送
電極１６〜２０に印加される。φＲＧはＣＣＤの出力部
を構成するリセット電極２２に印加されるリセットパル
スであり、ＶＯＵＴはフローティングデイフュージョン
２３で信号電荷を電圧に変換された出力波形である。
第６図にＣＯＤの動作を説明するための、ポテンシャル
図を示す。第５図のタイミングチャートで示す時間ｔ１
〜ｔ、のポテンシャル分布を第６図に示している。
図を示す。第５図のタイミングチャートで示す時間ｔ１
〜ｔ、のポテンシャル分布を第６図に示している。
ｔｌの時間のとき、φ１及びφ２はＬｏｗが印加されて
おり、φ、及びφ４はＨｉｇｈが印加されているため、
φ３及びφ４か印加されている電極の直下のポテンシャ
ルは、φ、及びφ２が印加されている電極直下のポテン
シャルより大きく、信号電荷である電子３１は、φ３及
びφ４が印加されている電極直下に蓄積される。また信
号電荷３２はフローティングデイフュージョンに蓄積さ
れており、出力電圧■。ＵＴとして出力されている。
おり、φ、及びφ４はＨｉｇｈが印加されているため、
φ３及びφ４か印加されている電極の直下のポテンシャ
ルは、φ、及びφ２が印加されている電極直下のポテン
シャルより大きく、信号電荷である電子３１は、φ３及
びφ４が印加されている電極直下に蓄積される。また信
号電荷３２はフローティングデイフュージョンに蓄積さ
れており、出力電圧■。ＵＴとして出力されている。
ｔ２の時間の時は前記の説明と同様になり、φ１及びφ
４が印加される電極に信号電荷３１か蓄積される。すな
わち信号電荷３１はφ３とφ、の電極直下から、φ４と
φ１の電極直下へ移動されている。
４が印加される電極に信号電荷３１か蓄積される。すな
わち信号電荷３１はφ３とφ、の電極直下から、φ４と
φ１の電極直下へ移動されている。
次にｔ、の時間において、信号電荷３１はφ１の電極直
下のみに蓄積される。前ｂｉｔの信号電荷３２は、φＲ
ＯがＨｉｇｈになることによって、リセット電極直下の
ポテンシャルが、■。Ｄ（リセットバイアス電位）の電
位を越えるため、フローティングデイフュージョンの電
位は■。Ｄの電位にセットされると同時に信号電荷３２
がリセットされる。ｔ４の時間においてφＲＧがＬｏｗ
になり、リセット電極直下のポテンシャルが下がり、フ
ローティングデイフュージョンは、■ｏＤと同等の電位
で■。Ｄ端子と切り離され、フローティングとなる。
下のみに蓄積される。前ｂｉｔの信号電荷３２は、φＲ
ＯがＨｉｇｈになることによって、リセット電極直下の
ポテンシャルが、■。Ｄ（リセットバイアス電位）の電
位を越えるため、フローティングデイフュージョンの電
位は■。Ｄの電位にセットされると同時に信号電荷３２
がリセットされる。ｔ４の時間においてφＲＧがＬｏｗ
になり、リセット電極直下のポテンシャルが下がり、フ
ローティングデイフュージョンは、■ｏＤと同等の電位
で■。Ｄ端子と切り離され、フローティングとなる。
次にｔ５の時間の時φ１はＬｏｗ状態になるときに信号
電荷３１は出力ゲートを通りフローティングティフュー
ジョンへ読み出される。信号電荷３１の電荷量をｑとし
、フローティングデイフュージョンの容量をＣＦＤとす
ると■。ＩＪＴは次式となる。
電荷３１は出力ゲートを通りフローティングティフュー
ジョンへ読み出される。信号電荷３１の電荷量をｑとし
、フローティングデイフュージョンの容量をＣＦＤとす
ると■。ＩＪＴは次式となる。
すなわちＦＤＡ法は、信号電荷ｑをフローティングの容
量に読み出し、その容量の電位変化を出力する。通常こ
のｖｏＵＴをＭＯＳトランジスタで構成したソースホロ
アＡＭＰで増幅して出力される。
量に読み出し、その容量の電位変化を出力する。通常こ
のｖｏＵＴをＭＯＳトランジスタで構成したソースホロ
アＡＭＰで増幅して出力される。
しかし従来技術は以下に記述する欠点を有している。
第４図に示すように、リセットゲート２２とフローティ
ング デイフュージョン２３に寄生容量２６か有るため
、φＲＧのパルスによってフローティング デイフュー
ジョンに雑音電荷が誘起する。
ング デイフュージョン２３に寄生容量２６か有るため
、φＲＧのパルスによってフローティング デイフュー
ジョンに雑音電荷が誘起する。
雑音電位１１Ｒ（＋は次式ぺ′示される。
但しｃＲｐは寄生容量２６、ＣＦＤはフローティング
デイフュージョンの容量 このように誘起された雑音電荷は、第５図の■ＯＵＴ信
号に示すように、出力信号として読み出され、次段のソ
ースホロアＡＭＰによって増幅される。
デイフュージョンの容量 このように誘起された雑音電荷は、第５図の■ＯＵＴ信
号に示すように、出力信号として読み出され、次段のソ
ースホロアＡＭＰによって増幅される。
このように、リセットパルスφ３ｏによって誘起された
雑音か、出力信号に加算されるという欠点を有している
。そこで本発明はリセットパルスφＲＧによって誘起さ
れる雑音を低減することを目的とする。
雑音か、出力信号に加算されるという欠点を有している
。そこで本発明はリセットパルスφＲＧによって誘起さ
れる雑音を低減することを目的とする。
本発明の電荷結合素子は、第一導電型の半導体基板と、
該半導体基板の１主表面に絶縁膜を介して設けられた多
数の転送電極と、前記転送電極の最終段の電極直下部に
少くとも隣接する該半導体基板と反対導電型領域を含む
電荷検出部と、前記電荷検出部の信号電荷をリセットす
るために設けられたリセット電極と、前記リセット電極
直下部に少くとも隣接する反対導電型領域を含むリセッ
ト部と、からなる電荷結合素子において、電荷検出部と
リセット電極との間に、少くとも一つの電極を設けたこ
とを特徴とする。
該半導体基板の１主表面に絶縁膜を介して設けられた多
数の転送電極と、前記転送電極の最終段の電極直下部に
少くとも隣接する該半導体基板と反対導電型領域を含む
電荷検出部と、前記電荷検出部の信号電荷をリセットす
るために設けられたリセット電極と、前記リセット電極
直下部に少くとも隣接する反対導電型領域を含むリセッ
ト部と、からなる電荷結合素子において、電荷検出部と
リセット電極との間に、少くとも一つの電極を設けたこ
とを特徴とする。
本発明の如くすることによって、リセットパルスの漏れ
込み雑音を低減することができる。
込み雑音を低減することができる。
本発明の電荷結合素子の実施例を第１図に示す。
従来の第４図の電荷結合素子と比較して異なる点は、従
来の＃Ｉ造は電荷検出部であるフローティング デイフ
ュージョン１４とフローティング デイフュージョンの
リセット電位を決定するアウトプットドレイン１０との
間にリセットゲート２２が配置しているのに対し、本発
明の構造は、リセット電位を決定するゲート２４とリセ
ットゲート２２が配置していることである。
来の＃Ｉ造は電荷検出部であるフローティング デイフ
ュージョン１４とフローティング デイフュージョンの
リセット電位を決定するアウトプットドレイン１０との
間にリセットゲート２２が配置しているのに対し、本発
明の構造は、リセット電位を決定するゲート２４とリセ
ットゲート２２が配置していることである。
本発明の電荷結合素子のタイミングチャートを第２図に
、第３図に本発明の電荷結合素子の動作を説明するポテ
ンシャル図を示す。信号電荷３２はｔｌの状態で、フロ
ーティング デイフュージョンに蓄積されており、出力
■。ＩＪＴとして読み出されている。ｔ、の状態におい
て、φＲ（ｌ信号がＨｉ ｇ ｈレベルになり、リセッ
トゲート直下のポテンシャルが、リセット電位を決定す
るゲート２４の直下のポテンシャルより大きくなり、信
号電荷３２は、アウトプットドレインへ移動する。ｔ４
の状態で、φＲ′。がＬｏｗレベルになり、リセットゲ
ート２２の直下のポテンシャルが、リセット電位を決定
するゲート２４直下のポテンシャルより小さくなり、リ
セット動作が終了する。ｔ、の状態で次のｂｉｔの信号
電荷がフローティング デイフュージョンへ読み出され
、次々と信号電荷を転送し出力へ読み出す。
、第３図に本発明の電荷結合素子の動作を説明するポテ
ンシャル図を示す。信号電荷３２はｔｌの状態で、フロ
ーティング デイフュージョンに蓄積されており、出力
■。ＩＪＴとして読み出されている。ｔ、の状態におい
て、φＲ（ｌ信号がＨｉ ｇ ｈレベルになり、リセッ
トゲート直下のポテンシャルが、リセット電位を決定す
るゲート２４の直下のポテンシャルより大きくなり、信
号電荷３２は、アウトプットドレインへ移動する。ｔ４
の状態で、φＲ′。がＬｏｗレベルになり、リセットゲ
ート２２の直下のポテンシャルが、リセット電位を決定
するゲート２４直下のポテンシャルより小さくなり、リ
セット動作が終了する。ｔ、の状態で次のｂｉｔの信号
電荷がフローティング デイフュージョンへ読み出され
、次々と信号電荷を転送し出力へ読み出す。
リセット電位は、ゲート２４直下のポテンシャルとほぼ
同じになるなめ、ゲート２４）＼ＤＣ電圧ＶＲｔ３を印
加するとゲート２４直下に■。。に比例したポテンシャ
ルが発生する。このポテンシャルか、リセット電位を決
定する。ゲート２４を配置することによってフローティ
ング デイフュージョンとリセットゲートの寄生容量か
、小さくなることはいうまでもない。よってリセットパ
ルスの漏れ込み雑音は前出の式（２）のとうりとなるか
ら、第２図の出力波形■。い、・で示す様にリセット雑
音ｎＲ，３は、信号電圧に比べて問題にならないくらい
低減される。
同じになるなめ、ゲート２４）＼ＤＣ電圧ＶＲｔ３を印
加するとゲート２４直下に■。。に比例したポテンシャ
ルが発生する。このポテンシャルか、リセット電位を決
定する。ゲート２４を配置することによってフローティ
ング デイフュージョンとリセットゲートの寄生容量か
、小さくなることはいうまでもない。よってリセットパ
ルスの漏れ込み雑音は前出の式（２）のとうりとなるか
ら、第２図の出力波形■。い、・で示す様にリセット雑
音ｎＲ，３は、信号電圧に比べて問題にならないくらい
低減される。
この様に本発明は、リセットゲートとフローティング
デイフュージョンの間にゲートを設けることによって、
リセット雑音を誘起する原因となる寄生容量ＣＲＱを小
さくすることによって、リセット雑音を低減することが
可能となった。
デイフュージョンの間にゲートを設けることによって、
リセット雑音を誘起する原因となる寄生容量ＣＲＱを小
さくすることによって、リセット雑音を低減することが
可能となった。
本発明は、フローティング デイフュージョンとリセッ
トゲートとの間にゲートを配置することによって、フロ
ーティング デイフュージョンとリセットゲートの寄生
容量を小さくすることが可能となり、リセット雑音を低
減できるという効果が得られる。
トゲートとの間にゲートを配置することによって、フロ
ーティング デイフュージョンとリセットゲートの寄生
容量を小さくすることが可能となり、リセット雑音を低
減できるという効果が得られる。
リセット雑音を低減することにより、ＣＯＤの出力信号
のダイナミックレンジを大きくすることかできるという
効果が得られる。
のダイナミックレンジを大きくすることかできるという
効果が得られる。
第１図は本発明による電荷結合素子の構造図であり、第
２図は本発明の詳細な説明するタイミングチャートであ
り、第３図はポテンシャル図である、第４図は従来の電
荷結合素子の構造図であり、第５図、第６図はそれぞれ
動作を説明するタイミングチャートとポテンシャル図で
ある。 １１・・・・・Ｐ型半導体基板 １２・・・・・ｎ型不純物層 １０．１４・・ｎ型拡散層 １５・・・・・絶縁膜 １６〜２０・・転送電極 ２１・・・・・出力電極 ２２・ ・ ・ ・ ・リセット電極 ２３・・・・・電荷検出部 ２４・・・・・電極 ２５・・・・・アウトプット ドレイン電圧３１．３２
・・信号電荷 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）＝ １１
− −φＩφ２φ３υφｌ 向厨翫φに一 ＄ＪＭ ＋ｌ Ｉ ｌｌ １’ｌ ｌ １ １
２図は本発明の詳細な説明するタイミングチャートであ
り、第３図はポテンシャル図である、第４図は従来の電
荷結合素子の構造図であり、第５図、第６図はそれぞれ
動作を説明するタイミングチャートとポテンシャル図で
ある。 １１・・・・・Ｐ型半導体基板 １２・・・・・ｎ型不純物層 １０．１４・・ｎ型拡散層 １５・・・・・絶縁膜 １６〜２０・・転送電極 ２１・・・・・出力電極 ２２・ ・ ・ ・ ・リセット電極 ２３・・・・・電荷検出部 ２４・・・・・電極 ２５・・・・・アウトプット ドレイン電圧３１．３２
・・信号電荷 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）＝ １１
− −φＩφ２φ３υφｌ 向厨翫φに一 ＄ＪＭ ＋ｌ Ｉ ｌｌ １’ｌ ｌ １ １
Claims (1)
- 第一導電型の半導体基板と、該半導体基板の１主表面
に絶縁膜を介して設けられた多数の転送電極と、前記転
送電極の最終段の電極直下部に少くとも隣接する該半導
体基板と反対導電型領域を含む電荷検出部と、前記電荷
検出部の信号電荷をリセットするために設けられたリセ
ット電極と、前記リセット電極直下部に少くとも隣接す
る反対導電型領域を含むリセット部と、からなる電荷結
合素子において、電荷検出部とリセット電極との間に、
少くとも一つの電極を設けたことを特徴とする電荷結合
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021556A JPH01196175A (ja) | 1988-02-01 | 1988-02-01 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021556A JPH01196175A (ja) | 1988-02-01 | 1988-02-01 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196175A true JPH01196175A (ja) | 1989-08-07 |
Family
ID=12058283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021556A Pending JPH01196175A (ja) | 1988-02-01 | 1988-02-01 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7488999B2 (en) | 2005-12-13 | 2009-02-10 | Nec Electronics Corporation | Solid-state imaging device |
| US7719037B2 (en) | 2006-05-31 | 2010-05-18 | Nec Electronics Corporation | Image sensor having reset transistor |
-
1988
- 1988-02-01 JP JP63021556A patent/JPH01196175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7488999B2 (en) | 2005-12-13 | 2009-02-10 | Nec Electronics Corporation | Solid-state imaging device |
| US7719037B2 (en) | 2006-05-31 | 2010-05-18 | Nec Electronics Corporation | Image sensor having reset transistor |
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