JPH02210544A

JPH02210544A - パリティ生成方式

Info

Publication number: JPH02210544A
Application number: JP2984689A
Authority: JP
Inventors: Takumi Maruyama; 拓巳丸山; Takahito Noda; 野田　敬人; Yuji Kamisaka; 神阪　裕士; Kazuyasu Nonomura; 野々村　一泰; Toru Watabe; 徹渡部; Takumi Takeno; 巧竹野; Shinya Kato; 慎哉加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-10
Filing date: 1989-02-10
Publication date: 1990-08-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕データの誤りを検出するためのパリティビットを生成す
るパリティ生成方式に関し、パリティチェックの精度の向上及びハードウェア量の削
減を目的とし、データの誤りを検出するためのパリティビットを生成す
るパリティ生成方式において、入力データについて所定
の演算を行い演算結果の出力データを得る演算部と、前
記入力データとパリティを入力し、入力パリティの値を
検査し検査結果を入力パリティエラー信号として送出す
るパリティ検査部と、前記演算部の演算結果からそのパ
リティを生成するパリティ生成部を備え、入力データの
パリティチェックを行い、前記パリティチェックの結果
に応じて前記出力データのパリティを反転させるように
構成する。

〔産業上の利用分野〕

本発明はデータの誤りを検出するためのパリティビット
を生成するパリティ生成方式に関する。

高信顛性を要求されるコンピュータシステムにおいて、
パリティチェックはデータの誤りを検出するための代表
的な方法である。通常、パリティチェックを行うために
パリティビットをワード単位で付加し、パリティビット
を含めた１ワードの、“１゛の総和が常に偶数（偶数パ
リティ）若しくは奇数（奇数パリティ）となるように付
加される。

データ誤りの検査はデータ中のｌ゛の個数の偶奇判定に
より行われる。

〔従来の技術〕

第５図は従来方式を説明する図である。図中、１は入力
データに対して何らかの演算処理（例えば、加算、減算
等）を行いその結果を出力する演算部、２は入力データ
及びそのパリティから演算結果のパリティを予測するパ
リティ予測部である。

この構成では入力データ及びそのパリティから演算処理
内容に応じてパリティ予測を行い、演算結果のパリティ
を生成する。

第６図はへＮＤ演算におけるパリティ予測回路の一例で
ある。この回路はＡＮＤ演算結果の奇数パリティを予測
するものである。一般に、８ビツトデータをＸ、Ｙとし
、その奇数パリティをＰ　（Ｘ）　、　Ｐ　（Ｙ）とす
る時、ＡＮＤ演算結果であるｘ−Ｙの奇数パリティＰ（
Ｘ−Ｙ）に関して以下の式、Ｐ（Ｘ　−Ｙ）−Ｐ（Ｘ＋Ｙ）　ＥＯＲ（Ｐ（Ｘ）　Ｅ
ＯＲｐ（Ｙ））が成立する。

図示の回路は上式を利用するものである。即ち、演算部
では８ビツトデータＸ（ＸＯ〜７）とＹ（ＹＯ〜７）の
各ビットのへＮＤ処理を行い、８ビツトデータＺ（ＺＯ
〜７）を得るが、パリティ予測部では各８ビツトのＯＲ
をとりその結果と入力パリティＸＰ、　ＹＰの排他的論
理和の反転（ＮＯＴ−ＥＯＲ）を得て出力パリティｚｐ
を得る。

このようにパリティ予測部は演算部と同じ規模のハード
ウェア資源量となっている。

第７図は従来の他の例である。３はパリティ生成部であ
る。この構成では演算部１の演算結果のデータから、演
算結果のパリティを生成する方法である。

第８図は第７図構成の演算部として１０進加算回路を使
用した例である。入力データを例えば３７（００１１０
１１１）及び５１（０１０１０００１）　　とするとき
、この加算結果を示す出力データは８８（１０００１０
００）となるが、Ｎ０Ｔ−ＥＯＲ回路からなるパリティ
生成部３では出力パリティとして１゛を得る。

〔発明が解決しようとする課題〕

上述した従来のパリティ生成方式において、第５図の方
法では第６図に示すように演算結果のパリティを予測す
るために多大のハードウェア資源を必要とする。また、
第７図の方法では第８図に示すように、入力データのパ
リティに誤りがあった場合にも、生成される演算結果の
パリティは正しい値となるため、誤り検出における信頼
性が充分ではない。

即ぢ、データの正当性を確認する手段としてデータにパ
リティを付加することは有力な方法であるが、２進加算
回路では入力データと入力パリティから出力パリティを
得るのは研究されており比較的困難ではないが、１０進
加算回路等では困難が多い。この演算回路においては入
力データを加算等の何らかの加工をして出力するため、
演算結果に付加するパリティを入力データ及びパリティ
から予測することは難しく、ハードウェア資源が多大に
なる。この点がメモリにおけるパリティと異なる点であ
る。特に近年の演算回路のビット幅は増大しつつありそ
れに伴いパリティの予測の困難さが増大している。

従って、演算回路の出力においては出力からパリティを
生成することが多いが、この場合、生成されるパリティ
値が入力データのパリティ値に依存しなくなるため信頼
性の低下を招く。

本発明の目的は、入力データと人力パリティの正当性の
チエツク結果を、生成されたパリティを反転させるとい
う形で反映させることにより、少ないハードウェア資源
で信頼性の高いパリティを生成する方式を提供すること
にある。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。図中、１は演算部
であって入力データから演算結果を生成する。４はパリ
ティ検査部であって入力パリティの値をチエツクし、そ
の結果を入力パリティエラ信号として送出する。３はパ
リティ生成部であり演算結果からそのパリティを生成す
る。この場合、入力パリティエラー信号がオンのとき生
成されたパリティは反転される。

〔作　用〕

本発明はデータの誤りを検出するためのパリティビット
を生成するパリティ生成方式であって、入力データのパ
リティチェックを行い、前記パリティチェックの結果に
応じて出力データのパリティビットを反転させるもので
ある。

即ち、入力パリティが正しい値の場合、パリティ検査部
４は入力パリティエラー信号をオフにする。この時、パ
リティ生成部３′　３Ｅ演算結果から生成されたパリテ
ィは反転されず正しい値をとる。

入力パリティが誤った値の場合、パリティ検査部４は入
力パリティエラー信号をオンにする。この場合、パリテ
ィ生成部３にて演算結果から生成されたパリティは反転
され誤った値をとる。従って演算結果及びそのパリティ
値からパリティチェックを行った場合誤りを検出できる
。

〔実施例〕

第２図は本発明の一実施例構成図である。本実施例はパ
リティチェックに奇数パリティを採用した場合である。

図中、■は演算部であって８ビツトの入力データＸＯ〜
７及びＹＯ〜７から演算結果ＺＯ〜７を生成する。３は
パリティ生成部であり演算結果ｚＯ〜７からそのパリテ
ィＺＰを生成する。４はパリティ検出部であり入力デー
タｘＯ〜７及びＹＯ〜７のパリティの値ＸＰ、ＹＰを検
査しその結果を入力パリティエラー信号ＩＰＥとして送
出する。入力パリティエラー信号ＩＰＥがオンの場合、
出力パリティＺＰは反転される。このパリティ検査部は
各々のデータとパリティを受ける２つのＮ０Ｔ−ＦＯＲ
回路とこれらの出力を受けるＯＲ回路で構成される。Ｎ
ｏＴＥＯＲ回路は排他的論理和（ＥＯＲ）の出力を反転
した回路である。５は演算結果ＺＯ〜７、出力パリティ
Ｚｅ等のデータを保持するレジスタである。このレジス
タではデータセット時にパリティチェックを行う。ＭＰ
Ｘはマルチプレクサであり演算結果ＺＯ〜７とそのパリ
ティ値ＺＰと、他のデータを選択する。

第３図は第２図に示すレジスタの構成例である。

図中、ＲＧはレジスタ、ＦＦはフリップフロップ、Ｎ０
Ｔ−ＥＯＲはパリティ生成回路、ＡはＡＮＤゲートであ
る。また、ＰＳＥはレジスタセットイネイブル信号、Ｒ
２Ｏはレジスタセットデータ、Ｒ５ＤＥはレジスタセッ
トデータエラーである。レジスタセットイネイブル信号
Ｒ３ＩＥによってレジスタセットデータＲ５Ｄはレジス
タＲＤにセットされ、ＦＦとＮ０Ｔ−ＥＯＲとのＡＮＤ
によりレジスタセットの次のタイミングでレジスタセッ
トデータエラーＲ５ＤＥを出力する。

以下に第２．３図を参照しつつ動作を説明する。

入力データｘＯ〜７．　パリティ値ＸＰ及びＹＯ〜７．
パリティ値’ＩＰが正しい値の場合、パリティ検査部４
は入力パリティエラー信号ＩＰＥをオフにする。この時
演算結果ＺＯ〜７から生成されたパリティ値ＺＰは正し
い値をとる。従って、レジスタ５にはＺＯ〜７、　ＺＰ
の値が正常にセットされる。

入力データＸＯ〜７．ＸＰ及びｖＯ〜７．ＹＰノイづれ
かが誤った値の場合、パリティ検査部４は入力パリティ
エラー信号ＩＰＥをオンにする。この時パリティＺＰは
反転され誤った値をとる。従って、演算結果ＺＯ〜７．
　ＺＰの値をレジスタ５にセットする際にパリティチェ
ックによりデータの誤りを検出できる。

第４図（ａ）、（ハ）は第２図構成の１０進加算演算回
路の例を説明する図である。（ａ）は入力データのパリ
ティが正しい場合、い）は入力データのパリティが誤っ
ている場合（パリティＺＰが誤っている場合）である。

（ａ）において、パリテ、ｒＸＰ、ＹＰば共に”　ｏ　
”であり、入力データ３７（００１１０１１１）及び５
１（０１０１０００１）の各々のＥＯＲにより得られる
値と、ｘＰ及びＹＰの各々の値とのｌｌｌ０Ｔ−ＥＯＩ
？をとって“′Ｏ“を得る。そして両方のＮ０Ｔ−ＥＯ
Ｒの出力の論理和（ＯＲ）をとると入力パリティエラー
信号ＩＰＥは“０“′となる。

パリティ生成部３において、この人カパリティエラー信
号ＩＰＨの“０”と演算部１からの出力データのＮ０Ｔ
−ＥＯＲを得て出力パリティＺＰの“１゛を得る。この
値は正しい値であり、これにより第３図に示すレジスタ
５にはｚＯ〜７．ＺＰの値が正常にセットされる。

（ｂ）において、パリティＸＰは“０°’　、ＹＰは１
°゛とする。即ち、ＹＰが誤っている場合、他方のＮ０
Ｔ−ＥＯＲの出力が“１”となるので、入力パリティエ
ラー信号ＩＰＥは“１”となる。これにより出力パリテ
ィＺＰは誤った値となり、従って、レジスタ５にセット
する際にパリティチェックによりデータの誤りを検出で
きる。

〔発明の効果〕

以上説明したように、本発明によれば、パリティ生成と
同等の少ないハードウェア資源でパリティ予測に準じた
信頼性の高いパリティの生成が可能である。即ち、入力
データのパリティエラーを独立に伝達し表示する手段を
もつ必要がなく、従来行われているような演算結果をレ
ジスタにセットする際にパリティの妥当性をチエツクす
るパリティチェック機構を利用して、人力データのパリ
ティエラーを反映させることが可能である。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の一実施例構成図、第３図は第２図レジスタの構成例、第４図（ａ）、　（ｂ）は１０進加算演算におけるパリ
ティ生成を説明する図、及び第５〜８図は従来構成を説明する図である。（符号の説明） ■・・・演算部、２・・・パリティ予測部、３・・・パリティ生成部、４・・・パリティ検査部、５・・・レジスタ。（ａ）（ｂ）１０進加算のパリティ生成を説明する図第４回従来構成例（その１）

Claims

【特許請求の範囲】１、データの誤りを検出するためのパリティビットを生
成するパリティ生成方式において、入力データについて
所定の演算を行い演算結果の出力データを得る演算部（
１）と、前記入力データとパリティを入力し、入力パリティの値
を検査し検査結果を入力パリティエラー信号として送出
するパリティ検査部（４）と、前記演算部の演算結果か
らそのパリティを生成するパリティ生成部（３）を備え
、入力データのパリティチェックを行い、前記パリティチ
ェックの結果に応じて前記出力データのパリティを反転
させることを特徴とするパリティ生成方式。