JPH04192917A - リセット信号発生回路 - Google Patents
リセット信号発生回路Info
- Publication number
- JPH04192917A JPH04192917A JP32655590A JP32655590A JPH04192917A JP H04192917 A JPH04192917 A JP H04192917A JP 32655590 A JP32655590 A JP 32655590A JP 32655590 A JP32655590 A JP 32655590A JP H04192917 A JPH04192917 A JP H04192917A
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- JP
- Japan
- Prior art keywords
- reset signal
- circuit
- power supply
- signal output
- supply voltage
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は、電源オン時などに電子回路のリセット信号
を発生するリセット信号発生回路に関し、特にそのリセ
ット信号をメモリバンクアンプやカレンダ時計の電源切
り替え制御信号として利用する場合にを効な回路に間す
る。
を発生するリセット信号発生回路に関し、特にそのリセ
ット信号をメモリバンクアンプやカレンダ時計の電源切
り替え制御信号として利用する場合にを効な回路に間す
る。
ｂ）従来の技術
ＩＣ等を備える電子装置では、電源オン時にリセット信
号を発生し、このリセット信号によってメモリ等の初期
化を行っている。第３図は従来のりセント信号発生回路
図である。オープンコレクタのトランジスタＴｒｉをを
するリセット信号出力回路３、および図示しない内部回
路に対してスイッチ２を介してバッテリからなる主電源
１が接続される。第４図は、上記リセット信号発生回路
の特性図を示している。実線が電源入力端子の変化、破
線がリセット信号入力端子の変化を示す。
号を発生し、このリセット信号によってメモリ等の初期
化を行っている。第３図は従来のりセント信号発生回路
図である。オープンコレクタのトランジスタＴｒｉをを
するリセット信号出力回路３、および図示しない内部回
路に対してスイッチ２を介してバッテリからなる主電源
１が接続される。第４図は、上記リセット信号発生回路
の特性図を示している。実線が電源入力端子の変化、破
線がリセット信号入力端子の変化を示す。
Ｌｌにおいて電源がオンされると電圧供給が開始される
。リセット信号発生回路３は、動作しきい値■１の電圧
になるまでは不安定状態にある。そしてｔ２において初
めてトランジスタＴｒ１がオン状態となり、”Ｌ”のり
セット信号がリセット信号入力端子に出力される。なお
、内部のＣＲタイマ回路によりトランジスタＴｒ１は電
源オン後所定時間が経過するとオフする（ｔ３）。
。リセット信号発生回路３は、動作しきい値■１の電圧
になるまでは不安定状態にある。そしてｔ２において初
めてトランジスタＴｒ１がオン状態となり、”Ｌ”のり
セット信号がリセット信号入力端子に出力される。なお
、内部のＣＲタイマ回路によりトランジスタＴｒ１は電
源オン後所定時間が経過するとオフする（ｔ３）。
上記の回路構成ては、ｔ】からｔ２の期間リセット信号
出力回路３が不安定な状態にある。しかし、この不安定
な状態は電子機器の内部の回ＩＢ構成によっては、好ま
しくない場合がある０例えば、内部回路においてメモリ
の電源を土量ａ！１とバ・ツクアップ用電源（図示せず
）の何れかに切り替えるための制御信号に上記リセット
信号を使用したり、カレンダ時計の電源を主電源１とハ
ックア７ブ用電源との何れかに切り替えるための制御信
号としてリセット信号を使用する場合、上記し１〜ｔ２
の不安定な領域ではこれらのメモリやカレンダ時計に対
して電源電圧の供給遮断状態が発生する場合があり、内
部回路の誤動作を引き起こすめに電源電圧を検出する回
路をリセット信号発生回路と別に設−することが考えら
れる。
出力回路３が不安定な状態にある。しかし、この不安定
な状態は電子機器の内部の回ＩＢ構成によっては、好ま
しくない場合がある０例えば、内部回路においてメモリ
の電源を土量ａ！１とバ・ツクアップ用電源（図示せず
）の何れかに切り替えるための制御信号に上記リセット
信号を使用したり、カレンダ時計の電源を主電源１とハ
ックア７ブ用電源との何れかに切り替えるための制御信
号としてリセット信号を使用する場合、上記し１〜ｔ２
の不安定な領域ではこれらのメモリやカレンダ時計に対
して電源電圧の供給遮断状態が発生する場合があり、内
部回路の誤動作を引き起こすめに電源電圧を検出する回
路をリセット信号発生回路と別に設−することが考えら
れる。
（Ｃ）発明が解決じよ・しとする課題
しかし、内部回路のり七ノ１−信号の発生タイミングと
、ハ゛ノテリパノクア、プやカレンダ時計誤動作防止の
ために主電源からの電圧供給を解除するタイミングとは
異なっているのが普通であるために、これらのタイミン
グを考慮した設計を行わなければならない問題があり、
回路構成が複雑化する欠点があった。
、ハ゛ノテリパノクア、プやカレンダ時計誤動作防止の
ために主電源からの電圧供給を解除するタイミングとは
異なっているのが普通であるために、これらのタイミン
グを考慮した設計を行わなければならない問題があり、
回路構成が複雑化する欠点があった。
この発明の目的は、リセット信号出力回路が、電源電圧
の低い期間において不安定な状態とならないようにする
ことて上記の問題を解決することのできるリセット信号
発生回路を提供することにある。
の低い期間において不安定な状態とならないようにする
ことて上記の問題を解決することのできるリセット信号
発生回路を提供することにある。
（ｄ）課題を解決するための手段
この発明は、一定の動作しきい値を有するリセット信号
出力回路と、前記リセットリセット信号出力回路のリセ
７）信号出力素子へ電１ｆｆｌ！圧を供給する回路であ
って、前記リセット信号出力回路の動作しきい値以上の
動作しきい値を有する電源電圧供給回路と、を備えたこ
とを特徴とする。
出力回路と、前記リセットリセット信号出力回路のリセ
７）信号出力素子へ電１ｆｆｌ！圧を供給する回路であ
って、前記リセット信号出力回路の動作しきい値以上の
動作しきい値を有する電源電圧供給回路と、を備えたこ
とを特徴とする。
（ｅ）作用
この発明では、リセット信号出力回路の動作しきい値以
上の動作しきい値を存する電源電圧供給回路によって、
リセット信号出力素子に対する電ａ電圧を供給するよう
にしているために、リセット信号出力回路が確実に動作
するまでの不安定な状態ではリセット信号入力端子に対
して不安定なレベルが出力されることがなくなる。
上の動作しきい値を存する電源電圧供給回路によって、
リセット信号出力素子に対する電ａ電圧を供給するよう
にしているために、リセット信号出力回路が確実に動作
するまでの不安定な状態ではリセット信号入力端子に対
して不安定なレベルが出力されることがなくなる。
（ｆ）実施例
第１図はこの発明の実施例であるリセット信号発生回路
の回路図である。
の回路図である。
この実施例では、第３図に示す従来の回路と比較して、
リセット信号入力端子に電源電圧供給回路４を接続した
点が異なっている。
リセット信号入力端子に電源電圧供給回路４を接続した
点が異なっている。
上記電源電圧供給回路４は、トランジスタＴｒ２と、そ
の他の定数およびツェナーダイオードＺＤを含んでいる
。抵抗Ｒ２，Ｒ３およびツェナーダイオードＺＤはトラ
ンジスタＴｒ２のベース電圧を決める。定数およびツェ
ナー電圧は、トランジスター１− ｒ２の動作しきい値
（電源電圧の動作しきし雪面）がトランジスタＴｒｉの
動作しきいイ直以上となるように決定される。
の他の定数およびツェナーダイオードＺＤを含んでいる
。抵抗Ｒ２，Ｒ３およびツェナーダイオードＺＤはトラ
ンジスタＴｒ２のベース電圧を決める。定数およびツェ
ナー電圧は、トランジスター１− ｒ２の動作しきい値
（電源電圧の動作しきし雪面）がトランジスタＴｒｉの
動作しきいイ直以上となるように決定される。
上記の回路構成において、スイッチ２を投入して電ａ電
圧を立ちあげると、電源入力端子およびリセット信号入
力端子の電圧の変化は第２図に示すようになる。なお、
；圧■２は電源電圧供給回路４の動作しきい値、Ｖｌは
リセット信号出力回路３の動作しきい値である。本実施
例では動作しきい値■２を動作しきい値■１の約２倍に
設定しているが、少なくとも■２は７１以上であればよ
い。ｔｌはスイッチ２が投入された時点を示し、ｔ２は
電源電圧が動作しきい値■２に達した時点、つまり、電
源電圧供給回路４のトランジスタＴｒ２がオンした時点
を表す。このような動作によって、トランジスタＴｒ２
がオンするまでは、リセット信号出力素子であるトラン
ジスタＴｒｉのコレクタに対して電源電圧が供給されな
いために、トランジスタＴｒｉはｔ１〜ｔ２の間におい
て不安定な状態とならない。つまり、リセット信号出力
回路２は、この期間において不安定なレベルを出力する
ことがなくなる。一方、ｔ２においてトランジスタＴｒ
２がオンすると、この時にはす丘 てにリセット信号出力回路３が動作状態にあるめめ 丘に、トランジスタＴｒｉの出力状態がリセット信号入
力端子に現れる。つまり、この時にはトランジスタＴｒ
ｌがオンしており、リセット信号入刃端子は“Ｌ”とな
る。なお、リセット信号出力回路３内には公知のＣＲタ
イマ回路が内蔵されているために、トランジスタＴｒｉ
は、上記タイマ回路によって決められる一定の時間を経
過したのちにオフする。つまり、リセット信号入力端子
が”Ｈ”となる。結局、ｔ２からｔ３の間においてリセ
ット信号が外部に対して出力されることになる。
圧を立ちあげると、電源入力端子およびリセット信号入
力端子の電圧の変化は第２図に示すようになる。なお、
；圧■２は電源電圧供給回路４の動作しきい値、Ｖｌは
リセット信号出力回路３の動作しきい値である。本実施
例では動作しきい値■２を動作しきい値■１の約２倍に
設定しているが、少なくとも■２は７１以上であればよ
い。ｔｌはスイッチ２が投入された時点を示し、ｔ２は
電源電圧が動作しきい値■２に達した時点、つまり、電
源電圧供給回路４のトランジスタＴｒ２がオンした時点
を表す。このような動作によって、トランジスタＴｒ２
がオンするまでは、リセット信号出力素子であるトラン
ジスタＴｒｉのコレクタに対して電源電圧が供給されな
いために、トランジスタＴｒｉはｔ１〜ｔ２の間におい
て不安定な状態とならない。つまり、リセット信号出力
回路２は、この期間において不安定なレベルを出力する
ことがなくなる。一方、ｔ２においてトランジスタＴｒ
２がオンすると、この時にはす丘 てにリセット信号出力回路３が動作状態にあるめめ 丘に、トランジスタＴｒｉの出力状態がリセット信号入
力端子に現れる。つまり、この時にはトランジスタＴｒ
ｌがオンしており、リセット信号入刃端子は“Ｌ”とな
る。なお、リセット信号出力回路３内には公知のＣＲタ
イマ回路が内蔵されているために、トランジスタＴｒｉ
は、上記タイマ回路によって決められる一定の時間を経
過したのちにオフする。つまり、リセット信号入力端子
が”Ｈ”となる。結局、ｔ２からｔ３の間においてリセ
ット信号が外部に対して出力されることになる。
以上の動作によって、第４図に示すようなｔ１〜Ｌ２の
期間に於いてリセット信号入力端子が不安定なレベルと
なるのを防止することができる。
期間に於いてリセット信号入力端子が不安定なレベルと
なるのを防止することができる。
従って、このリセット信号をメモリの電源の切り替えや
カレンダ時計の電源切り替えのための制御信号として使
用しても、誤動作を起こすことがな（掲発明の効果 この発明によれば、電源投入時やりセントスイッチの押
下時などの電源電圧の立ち上がり期間において、リセッ
ト信号出力回路が不安定となってその出力がリセット信
号入力端子に現れるのを電源電圧供給回路の動作によっ
て防止することができ、そのためにリセット信号をメモ
リハックアツア ＝テやカレンダ時計の電源切り替え用に使用した場合で
も誤動作を起こすことがない。また、この電源電圧供給
回路は、リセット信号出力素子への電源電圧の供給をオ
ンオフするものであるために、回路構成が簡単になる利
点がある。
カレンダ時計の電源切り替えのための制御信号として使
用しても、誤動作を起こすことがな（掲発明の効果 この発明によれば、電源投入時やりセントスイッチの押
下時などの電源電圧の立ち上がり期間において、リセッ
ト信号出力回路が不安定となってその出力がリセット信
号入力端子に現れるのを電源電圧供給回路の動作によっ
て防止することができ、そのためにリセット信号をメモ
リハックアツア ＝テやカレンダ時計の電源切り替え用に使用した場合で
も誤動作を起こすことがない。また、この電源電圧供給
回路は、リセット信号出力素子への電源電圧の供給をオ
ンオフするものであるために、回路構成が簡単になる利
点がある。
第１図はこの発明の実施例のりセント信号発生回路の回
路図、第２図は同回路の動作を説明するための図である
。また第３図は従来のリセット信号発生回路の回路図、
第４図は同回路の動作を説明するための図である。 ３−リセット信号出力回路、 ４−電源電圧供給回路。
路図、第２図は同回路の動作を説明するための図である
。また第３図は従来のリセット信号発生回路の回路図、
第４図は同回路の動作を説明するための図である。 ３−リセット信号出力回路、 ４−電源電圧供給回路。
Claims (1)
- （１）一定の動作しきい値を有するリセット信号出力回
路と、前記リセット信号出力回路のリセット信号出力素
子への電源電圧を供給する回路であって、前記リセット
信号出力回路の動作しきい値以上の動作しきい値を有す
る電源電圧供給回路と、を備えてなるリセット信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326555A JP2695696B2 (ja) | 1990-11-27 | 1990-11-27 | リセット信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326555A JP2695696B2 (ja) | 1990-11-27 | 1990-11-27 | リセット信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192917A true JPH04192917A (ja) | 1992-07-13 |
| JP2695696B2 JP2695696B2 (ja) | 1998-01-14 |
Family
ID=18189137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326555A Expired - Fee Related JP2695696B2 (ja) | 1990-11-27 | 1990-11-27 | リセット信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695696B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0165521U (ja) * | 1987-10-20 | 1989-04-26 |
-
1990
- 1990-11-27 JP JP2326555A patent/JP2695696B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0165521U (ja) * | 1987-10-20 | 1989-04-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695696B2 (ja) | 1998-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |