JPH04196136A - 電界効果型トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型トランジスタ、特にマイクロ波集
積回路（ＭＩＣ）およびモノリンツクマイクロ波集積回
路（ＭＭＩＣ）で使用される高周波動作を目的とした電
界効果トランジスタとその製造方法に関する。

〔従来の技術〕

マイクロ波帯で高周波動作を目的としたＧａＡｓからな
る旧Ｃや８旧Ｃは、電界効果型トランジスタなどの能動
素子と、抵抗、コンデンサなどの受動索子を組み合わせ
て構成される。旧ＣやＭＭＩＣは動作周波数が２ＧＨｚ
以上と非常に高いため、ここて用いられる電界効果型ト
ランジスタには高速性が要求される。

そこで、高速性を表わす指標となる電流遮断周波数（ｆ
Ｔ）を向上させるように、種々の工夫がなされていた。

具体的には、トランスコンダクタンス（ｇ　　）を向上
させ、ゲート容量を低減させる為に、サブミクロンの短
ゲートにする、また、ソース抵抗を減らず為、Ｔ字状ダ
ミーヶ−１・をマスクとしてイオン注入を行い、ケート
電極に対し自己整合的にソース形成領域およびドレイン
形成領域を低抵抗化する等である。

また、エピタキシャル成長により活性層や低抵抗層を形
成するためにゲート形成領域をリセス構造とした高電子
移動度トランジスタ（ＩＩＥＭＴ）を用いていた。

〔発明か解決しようとする課題〕

しかし、ダミーケートを利用することによりゲート電極
を挾んで両側に対称的に位置するソース形成領域および
トレイン形成領域を低抵抗化すると、ソース側の低低抗
領域がケート電極に対して自己整合的に近接して形成さ
れソース抵抗を低減する点ては望ましいが、同時にドレ
イン側の低低抗領域もケート電極に近接して形成される
のでＩ−■特性が悪くなり、ドレインコンダクタンス（
ｇ　ｄ）か悪くなる。特に、ゲート・ドレイン耐圧か低
くなることから、高周波領域で動作し大電流が流れる電
力用ＰＥＴには使用できなかった。

また、リセス構造にすると、素子の均一性か損なわれ歩
留りか低下するという問題がある。

そこで、本発明は簡単に短ゲート長のゲート電極を形成
でき、ｆＴの高い電界効果型ｌ・ランジスタを製造でき
る製造方法を提供することを１」的とする。

〔課題を解決するための手段〕

本発明に係る電界効果型トランジスタは上記目的を解決
するために、半導体基板上のゲート長方向において断面
路Ｔ字状に形成されたゲート電極と、ゲート電極に対し
て半導体基板のソース領域側に自己整合的に形成された
低低抗領域と、ゲート電極と離間させてゲート電極に対
して半導体基板のドレイン領域側に非自己整合的に形成
された低低抗領域とを儒えている。

また、本発明に係る電界効果型トランジスタの製造方法
は、半導体基板のドレイン形成領域側にゲート形成領域
と離間させて低低抗領域を形成する工程と、ゲート形成
領域とソース形成領域で半導体基板か露出した第１のマ
スク部材（例えばレシスト膜）を形成し、この第コのマ
スク部材を第２のマスク部材（例えばＳ　１０２膜）で
覆う工程と、第２のマスク部材をエッチハックすること
により、ソース形成領域上の第２のマスク部材を除去し
、第１のマスク部材の側壁に付着した第２のマスク部材
を残存させてケート形成領域上にダミーゲートとする工
程と、ダミーゲートおよび第１のマスク部材をマスクと
して不純物を半導体基板内に注入することにより、ソー
ス形成領域に低低抗領域を形成する工程と、第１のマス
ク部材を除去した後で、ゲート形成領域より広くダミー
ゲートの頭部のみが露出した開口を有するゲートパター
ンをダミーケート上に形成して当該ダミーゲートを除去
する工程と１、ゲートパターンの開口にゲート金属を埋
め込むことによりゲート電極を形成して前記ゲートパタ
ーンを除去する工程とを含んで構成される。

〔作用〕

本発明に係る電界効果型トランジスタによると、ゲート
電極（ケート領域）とトレイン領域側の低低抗領域か離
れているので、ドレイン耐圧を商く維持した状態てドレ
イン電極の接触抵抗か低くなっている。さらに、ソース
・ゲート間の抵抗か減少しているので、ソース・ゲート
間のキャリア速度か向」ニしている。

また、本発明に係る電界効果型ｌ・ランジスタの製造方
法によると、ドレイン領域内の低低抗領域かケート電極
と離れて形成されるので、ドレイン電極の接触抵抗か低
減する一方、ドレイン耐圧は高く維持される。また、第
］のマスク部材のケート形成領域上の側壁に付着した第
２のマスク部材かそのままダミーゲートになるので、第
１のマスク部材上に塗布される第２のマスク部材の膜厚
に比例したゲート長になる。その為、この膜厚をザブミ
クロンにすればザブミクロンのゲート長のゲートパター
ンか形成される。

〔実施例〕

以下、本発明の一実施例を添（＝Ｉ図面を参照して説明
する。なお、説明において同一要素には同一符号を用い
、重複する説明は省略する。

第１図は実施例に係る電界効果型Ｉ・ランジスタの構造
を示す断面図である。半絶縁性Ｇ　ａ　Ａ　ｓ　ＪＪ。

板コの表面近傍には活性層］ａが形成されており、ソー
ス領域ＩＳにはイオンか注入されて低抵抗化されている
。このソース領域ＩＳの上面にはソース電極かＧａＡｓ
基板Ｘに列してオーミック接触で形成されている。また
、トレイン領域］ｄにはゲート電極Ｇと離れた領域が低
抵抗化されており、その」二面にはトレイン電極りかＧ
ａＡｓ基υ文］に対してオーミック接触で形成されてい
る。ケート電極Ｇはソース領域Ｉｓ側に位置するゲート
領域上に、ゲート長方向において断面Ｔ字状（マツシュ
ルーム状）に形成されている。さらに、このゲ−＋−ｔ
Ｓ極Ｇと、上記ソース電極Ｓおよびトレイン電極りとの
間にはＳｉＮ膜２か形成されている。

このように、ドレイン側にゲート電極Ｇと離れて低低抗
領域か形成されているので、ドレイン耐圧を高く維持し
た状態でドレイン電極りの接触抵抗か低くなっている。

また、ケート・ソース間に低低抗領域がゲート電極Ｇと
自己整合的に形成されているので、ｇ　。

ｆＴが向上している。

さらに、ゲート領域上に絶縁膜が形成去れているにも拘
らず、頭部の広いケート電極Ｇがゲート形成領域より高
い位置に形成されているので、ゲ−１・電極Ｇの電気的
接続が容易になり、ゲート容葺Ｃｇか減少している。

次に、本実施例に係る電界効果型トランジスタを製造す
る方法を説明する。第２図は」二記電界効果型トランジ
スタを製造する方法を示す工程図である。

まず、半絶縁性のＧａＡｓ基板１上にＳｉイオンを注入
し、その後、アニールによりイオン注入部を活性化して
基板表面に活性層］ａを形成する。

さらに、その表面にプラズマＣＶＤ技術を用いてＳｉＮ
膜２を例えば８００オングストロームの膜厚で成長させ
る（同図（ａ））。なお、活性層１ａはエピタキシャル
成長法により形成してもよい。

その後、フォトリソグラフィ技術を用いて、−９＝ ＧａＡｓ基板１のトレイン形成領域側にゲート形成領域
と離れた領域に開口を有するレジストパターン３を形成
する。次に、このレジストパターン３を用いて、Ｓｉ等
の不純物をＧａＡｓ基板１内に注入することにより、ト
レイン領域１ｄを形成する（同図（ｂ））。

次に、フォトリソグラフィ技術を用いて、ＧａＡｓ基板
］基板−ス形成領域およびゲート形成領域上に開口をｒ
ｌするレジストパターン（第１のマスク部祠）４を１．
０〜１．３μｍ程度の膜厚て形成し、その後、このレジ
ストパターン４および上記開口から露出したＳｉＮ膜２
上に、レジストパターン４が破壊されない程度の低温処
理が可能なスパッタ法あるいはＥＣＲ−ＣＶＤ法を用い
て５ＩＯ２膜（第２のマスク部材）５を堆積させる（同
図（Ｃ））。

その後、例えばＲＩＥでＣＦ４などのガスを用いた上方
からの異方性エツチングにより、上記レジストパターン
４におけるゲート形成領域上の側壁に（Ｊ”８１．たＳ
ｉ○２膜５のみを残すように８１Ｏ２膜４をエッチバッ
クし、ダミーゲートｇにする。次に、このダミーゲート
ｇおよびレジストパターン４をマスクとしてＳ１イオン
をドレイン側より約７度から１０度の角度で斜めから注
入し、ダミーゲートｇと自己整合的に低抵抗化されたソ
ース領域１ｓを形成する（同図（ｄ））。Ｓｉイオンの
加速エネルギは９０　ｋ　ｅ　Ｖ　、　　ドーズ量は４
Ｘ　１０１３ｃｍ　”程度が使用でき、ダミーゲートｇ
とソース領域］Ｓの間隔はＳｉイオンの照射角度を変更
することにより変更ｉｒＪ能である。

その後、ダミーゲ−１−ｇの不要な部分（ＧａＡｓ基板
１上のゲート形成領域以外の領域上に形成された５ｉｎ
２膜５）及びレジストパターン４を除去してアニールす
ることにより、注入したＳ１イオンの活性化を行う。そ
の後、フォトリソグラフィ技術を用いて、ソース電極Ｓ
とトレイン電極りをＧａＡｓ基板１に対してオーミック
接触で形成し、再び、レジスト膜（第３のマスク部材）
６を１．５μｍ程度の膜厚で塗布する（同図（ｅ））。

このレジスト膜６によりＧａＡｓ話板−］］− １の表面がほぼ平坦化される。

その後、このレジスト膜６をＲＩＥで０２などのガスを
用いてダミーケートｇの頭部が露出するまでエツチング
しく同図（ｆ））　、さらに、フォトリソグラフィ技術
を用いて、このダミーケートｇが形成された領域より広
い開口を有するレジストパターン（ケートパターン）７
を形成する（同図（ｇ））。したかって、この開口には
ダミーゲートｇの頭部とレジスト膜６の一部が露出して
いる。

次に、バッフアートＨＦなとを用いたウェットエツチン
グによりダミーゲートｇを除去し、さらに、ダミーゲー
トｇのド部にあるＳｉＮ膜２を除去する（同図（ｈ））
。このレジスト膜６およびレジストパターン７により、
ゲート電極の形状パターンか完成する。なお、この場合
はウェットエツチングを用いているが、ＲＩＥを使用す
ることがてきる。

その後、Ｔ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕからなるゲー
ト金属を８０００オングストロ一ム程度の膜厚て上方よ
−］２− り真空蒸着しく同図（１））、リフトオフによりレジス
ト膜６およびレジストパターン７（ゲートパターン）を
除去することにより、ゲート７ｅ極Ｇが形成される（同
図（ｊ））。

このように、ゲート電極Ｇと離れたドレイン側、に低低
抗領域が形成されるので、ドレイン耐圧を高く維持した
状態でドレイン抵抗を低くすることができる。

また、ソース電極Ｓとゲート電極Ｇとの間に、ゲート電
極Ｇと自己整合的に低低抗領域を形成されるので、ｇ　
、ｆＴを向上させることができ、ゲーｈ　Ｇとソース領
域１ｓの間の間隔を精度よく設定することができる。

さらに、電子ビーム（ＥＢ）露光のように、ウェハ上に
直接描画することなく光学露光のみでサブミクロンオー
ダのゲート長を有するゲート電極を形成できるので、生
産性を向上させることかできる。

なお、本発明は上記実施例に限定されるものではない。

例えば基板としてＧａＡｓを使用しているが、ＧａＡｓ
に限定されるものではない。

〔発明の効果〕

本発明に係る電界効果型トランジスタは、ドレイン耐圧
を高く維持した状態でソース・ゲート間の抵抗か減少し
ているので、高周波領域で動作し、ゲート容量の小さい
低雑音の大電力用ＦＥＴを提供することができる。さら
に、ゲート電極の形状が断面路Ｔ字状に形成されている
こと、およびドレイン電極の接触抵抗か低くなっている
ことから、ゲート電極およびドレイン電極を用いて効率
良く電圧をゲート・トレイン間に入力することができる
。

また、本発明に係る電界効果型トランジスタの製造方法
は、光学露光のみでサブミクロンのゲートをゲート電極
に対して自己整合的に形成できるので、高周波で動作す
る電界効果型トランジスタを生産性良く製造することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電界効果型トランシス
タの構造例を示す縦断面図、第２図は本発明の一実施例
に係る電界効果型トランジスタの製造方法を示す工程図
である。 Ｓ・・ソース電極、Ｄ・・・ドレイン電極、Ｇ・・・ゲ
ート電極、１　・−Ｇ　ａ　Ａ　ｓ　ｙ５ｆｌＷ、２−
３ｉＮ膜、３・・レジストパターン、４・・・レジスト
パターン（第１のマスク部材）、５・・・５ｉＯ７膜（
第２のマスク部材）、６・　レジスト膜（第３のマスク
部材）、７・　レジストパターン（ゲートパターン）。 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　　山　　　　１）　　　行　　　　−ＦＥ’ 下 第２回

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上のゲート長方向において断面略Ｔ字状
   に形成されたゲート電極と、 前記ゲート電極に対して前記半導体基板のソース領域側
   に自己整合的に形成された低抵抗領域と、前記ゲート電
   極と離間させて前記ゲート電極に対して前記半導体基板
   のドレイン領域側に非自己整合的に形成された低低抗領
   域とを備えた電界効果型トランジスタ。 ２、半導体基板のドレイン形成領域側にゲート形成領域
   と離間させて低抵抗領域を形成する工程と、 前記ゲート形成領域とソース形成領域で半導体基板が露
   出した第１のマスク部材を形成し、この第１のマスク部
   材を第２のマスク部材で覆う工程前記第２のマスク部材
   をエッチバックすることにより、前記ソース形成領域上
   の前記第２のマスク部材を除去し、前記第１のマスク部
   材の側壁に付着した前記第２のマスク部材を残存させて
   前記ゲート形成領域上にダミーゲートとする工程と、前
   記ダミーゲートおよび前記第１のマスク部材をマスクと
   して不純物を前記半導体基板内に注入することにより、
   前記ソース形成領域に低抵抗領域を形成する工程と、 前記第１のマスク部材を除去した後で、前記ゲート形成
   領域より広く前記ダミーゲートの頭部のみが露出した開
   口を有するゲートパターンを前記ダミーゲート上に形成
   して前記ダミーゲートを除去する工程と、 前記ゲートパターンの開口にゲート金属を埋め込むこと
   によりゲート電極を形成して前記ゲートパターンを除去
   する工程とを含んで構成される電界効果型トランジスタ
   の製造方法。