JPS6233476A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPS6233476A JPS6233476A JP60173438A JP17343885A JPS6233476A JP S6233476 A JPS6233476 A JP S6233476A JP 60173438 A JP60173438 A JP 60173438A JP 17343885 A JP17343885 A JP 17343885A JP S6233476 A JPS6233476 A JP S6233476A
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- JP
- Japan
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- gate electrode
- electrode
- source
- effect transistor
- field effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置とその製造方法に関し、特に電界効
果トランジスタ（ＦＥＴ）とその製造方法に関する。
果トランジスタ（ＦＥＴ）とその製造方法に関する。
ＦＩＴはＵＨＦ〜マイクロ波帯でのアナログ用増幅素子
として、また高速ディジタル回路用スイッチング素子と
してＴＬ要であシ、幾多の研究開発、並びに実用化が成
されてきた。中でもＧａＡａ半導体層を動作層とし、か
つｆｆ−）電極として金属−半導体接触（シ釘ットキー
接触）を採用したＧａＡａ ７ ａシトキー障壁デート
型ＦＥＴすなわちＧａＡｇ ＭＥＳＦＥＴは７Ｍニー
＋ 、 ＾−−Ｐ ＋＋−＋＋−＋＋＋＋＋ｌＮｈ＋＋
＋’１ ％ 八１７ｎ 田？−４’Ｐ＋ Ａフ超高速ス
イッチング素子として注目されておシ、それを用いた集
積回路（ＩＣ）も精力的に実用化研究がなされている。
として、また高速ディジタル回路用スイッチング素子と
してＴＬ要であシ、幾多の研究開発、並びに実用化が成
されてきた。中でもＧａＡａ半導体層を動作層とし、か
つｆｆ−）電極として金属−半導体接触（シ釘ットキー
接触）を採用したＧａＡａ ７ ａシトキー障壁デート
型ＦＥＴすなわちＧａＡｇ ＭＥＳＦＥＴは７Ｍニー
＋ 、 ＾−−Ｐ ＋＋−＋＋−＋＋＋＋＋ｌＮｈ＋＋
＋’１ ％ 八１７ｎ 田？−４’Ｐ＋ Ａフ超高速ス
イッチング素子として注目されておシ、それを用いた集
積回路（ＩＣ）も精力的に実用化研究がなされている。
第３図（Ａ）はＧａＡｓ ＭＩＩＥＳＦＥＴの概略構造
断面図を示すものであｐ、半絶縁性基板１１上に例えば
Ｓｔ をイオン注入することによｊ） ＧａＡｓ半導
体層１２を形成し、その上にシックトキーゲート電極１
３、ソース１４、ドレイン１５電極を備えている。かか
るＧａＡｓＭＥＳＦＥＴを用いたＩＣ（ＧａＡ＠ＩＣ）
を高速化するには、基本素子であるＧａＡａ ＭＥＳＦ
ＥＴそのものの特性、特に、相互コンダクタンス（ｇｍ
）の改善が必須であることは論を待たない。ｇｍを向上
させる方法として最も有効な方法はｙ−ト・ソース間の
寄生抵抗（ソース抵抗）を低減させることである。これ
を達成するために第３図ω）に示すごとく、高濃度領域
（ｎ＋領領域１６を、ゲート電極１３をマスクとする選
択イオン注入法により形成した構造が知られている。
断面図を示すものであｐ、半絶縁性基板１１上に例えば
Ｓｔ をイオン注入することによｊ） ＧａＡｓ半導
体層１２を形成し、その上にシックトキーゲート電極１
３、ソース１４、ドレイン１５電極を備えている。かか
るＧａＡｓＭＥＳＦＥＴを用いたＩＣ（ＧａＡ＠ＩＣ）
を高速化するには、基本素子であるＧａＡａ ＭＥＳＦ
ＥＴそのものの特性、特に、相互コンダクタンス（ｇｍ
）の改善が必須であることは論を待たない。ｇｍを向上
させる方法として最も有効な方法はｙ−ト・ソース間の
寄生抵抗（ソース抵抗）を低減させることである。これ
を達成するために第３図ω）に示すごとく、高濃度領域
（ｎ＋領領域１６を、ゲート電極１３をマスクとする選
択イオン注入法により形成した構造が知られている。
しかしながらこの構造においては、ｎ領域形成のために
注入したイオン、例えばＳｌ が、その活性化のため
の熱処理の工程で横方向に拡散し、ゲート電極下の実効
的なキャリア密度を増大させ、極端な場合にはソース、
ドレイン間を短絡するという不都合を生じる欠点がある
。この現象は短チヤンネル現象と呼ばれ第３図（Ｂ）の
構造のＦＥＴの大きな欠点となっている。
注入したイオン、例えばＳｌ が、その活性化のため
の熱処理の工程で横方向に拡散し、ゲート電極下の実効
的なキャリア密度を増大させ、極端な場合にはソース、
ドレイン間を短絡するという不都合を生じる欠点がある
。この現象は短チヤンネル現象と呼ばれ第３図（Ｂ）の
構造のＦＥＴの大きな欠点となっている。
本発明は以上のような従来のＧａＡｓ ＭＥＳＦＥＴの
欠点を解消するもので、その目的は上記短チヤンネル現
象の小さい電界効果トランジスタとその製造方法を提供
することにある。
欠点を解消するもので、その目的は上記短チヤンネル現
象の小さい電界効果トランジスタとその製造方法を提供
することにある。
本発明は、半絶縁基板上に形成されたｎ型半導体層上に
、ン１ットキ障壁接触のゲート電極と、オーム性接触よ
シなるソース、ドレイン電極が設けられてなるＭＥＳＦ
ＥＴにおいて、ｙ−トｉＩ！極のソース電極側にのみ、
ゲート電極に近接しかつソース電極下まで延びる高濃度
・低抵抗層を設けた電界効果トランジスタおよび、ｎ型
半導体層上の所定の領域に第１の物質からなる膜を設け
た後、全面にゲート電極となる第２の物質（金属）を被
着せしめる工程と、ウェーハの垂直方向から異方性ドラ
イエッチングにより、該第２の物質をエツチングするこ
とによシ、前記第１の物質の側面にのみ前記第２の物質
をゲート電極として残置せしめる工程と、残置せしめら
れた第２の物質（ゲート電極）および前記第１の物質を
マスクとして、高濃度のイオンを前記ｎ型半導体層ＫＪ
択的に注入し、かつ注入イオンを活性化する工程と、前
記第１の物質を除去する工程と、ゲート電極の両側に、
ゲート電極から所定の間隔を置いてソース、ドレイン電
極を形成する工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法である。
、ン１ットキ障壁接触のゲート電極と、オーム性接触よ
シなるソース、ドレイン電極が設けられてなるＭＥＳＦ
ＥＴにおいて、ｙ−トｉＩ！極のソース電極側にのみ、
ゲート電極に近接しかつソース電極下まで延びる高濃度
・低抵抗層を設けた電界効果トランジスタおよび、ｎ型
半導体層上の所定の領域に第１の物質からなる膜を設け
た後、全面にゲート電極となる第２の物質（金属）を被
着せしめる工程と、ウェーハの垂直方向から異方性ドラ
イエッチングにより、該第２の物質をエツチングするこ
とによシ、前記第１の物質の側面にのみ前記第２の物質
をゲート電極として残置せしめる工程と、残置せしめら
れた第２の物質（ゲート電極）および前記第１の物質を
マスクとして、高濃度のイオンを前記ｎ型半導体層ＫＪ
択的に注入し、かつ注入イオンを活性化する工程と、前
記第１の物質を除去する工程と、ゲート電極の両側に、
ゲート電極から所定の間隔を置いてソース、ドレイン電
極を形成する工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法である。
本発明における電界効果トランジスタによれは、？領域
はゲート電極のソース側のみに形成されているので、前
出の第３図の）の構造（ゲート電極の両側にｎ＋領領域
形成されている）に比べて短チャンネル効果を小さくで
きる。特にＧａＡａ ＭＥＳＦＥＴの一７１／、’／−
七−ＷｔＶＩｆｔ「■：／Ｖ會ｈ）ノＨノＳ−ト’１ｌ
Ｒ１（７’）ｋ◆レイン電極側の端近傍のｎ型半導体層
の状態（キャリア密度プロファイル）により決まること
を考え合わせると、本発明におけるようにドレイン電極
側にｎ領域を設けない構造においては、ゲート長短縮に
よるｖｔｈの変化も防止できる。−力特性ＣＱｒｎ）の
点からは、ソース電極側＜＃ｉｎ 領域が設けられてい
るのでソース抵抗は十分／」−さく第３図（Ｂ）の構造
に比べて原理的に何ら劣る点はない。
はゲート電極のソース側のみに形成されているので、前
出の第３図の）の構造（ゲート電極の両側にｎ＋領領域
形成されている）に比べて短チャンネル効果を小さくで
きる。特にＧａＡａ ＭＥＳＦＥＴの一７１／、’／−
七−ＷｔＶＩｆｔ「■：／Ｖ會ｈ）ノＨノＳ−ト’１ｌ
Ｒ１（７’）ｋ◆レイン電極側の端近傍のｎ型半導体層
の状態（キャリア密度プロファイル）により決まること
を考え合わせると、本発明におけるようにドレイン電極
側にｎ領域を設けない構造においては、ゲート長短縮に
よるｖｔｈの変化も防止できる。−力特性ＣＱｒｎ）の
点からは、ソース電極側＜＃ｉｎ 領域が設けられてい
るのでソース抵抗は十分／」−さく第３図（Ｂ）の構造
に比べて原理的に何ら劣る点はない。
一方、その製造方法に関しては、微細な（通常１μｍ以
下）ゲート電極のソース側にのみ自己整合的にｎ領域を
形成する点がポイントであるが、それをｆｆ−）電極の
ドレイン側に注入イオンを阻止するだめの物質を自動的
に配置することＫよシ実現している。
下）ゲート電極のソース側にのみ自己整合的にｎ領域を
形成する点がポイントであるが、それをｆｆ−）電極の
ドレイン側に注入イオンを阻止するだめの物質を自動的
に配置することＫよシ実現している。
第１図は本発明によるＧａＡｓ ＭＥＳＦＥＴの実施例
を示す図である。図において、１２はｎｆｉ半導体層で
あυ、例えばＳｌ イオン５０ ｋｓＶの加速エネル
ギー、４ Ｘ １０ ”７ｃｍ２の密度で注入し、窒素
雰囲気中で例えば８００℃、２０分間熱処理をすること
によシ半絶盪性基板１１に形成されている。ゲート電極
１３は窒化タングステン（ＷＮ）であり、ゲート長、ゲ
ート金属厚みはともに０．５μｍである。ゲート電極１
３のソース電極側にはゲート電極１３と接してｎ 領域
１６が設けられ、ソース電極１４はｎ領域１６上にドレ
イン電極１５はｆ−ト電極１３に対しソース電極１４と
反対の領域にゲート電極１３から０．５μｍ離して設け
られている。
を示す図である。図において、１２はｎｆｉ半導体層で
あυ、例えばＳｌ イオン５０ ｋｓＶの加速エネル
ギー、４ Ｘ １０ ”７ｃｍ２の密度で注入し、窒素
雰囲気中で例えば８００℃、２０分間熱処理をすること
によシ半絶盪性基板１１に形成されている。ゲート電極
１３は窒化タングステン（ＷＮ）であり、ゲート長、ゲ
ート金属厚みはともに０．５μｍである。ゲート電極１
３のソース電極側にはゲート電極１３と接してｎ 領域
１６が設けられ、ソース電極１４はｎ領域１６上にドレ
イン電極１５はｆ−ト電極１３に対しソース電極１４と
反対の領域にゲート電極１３から０．５μｍ離して設け
られている。
次に上記構造のＦＥＴの製造方法の実施例を第２図を用
いて説明する。まず第２図（ト）において、半絶縁性Ｇ
−ａＡａ基板１１上に、例えば所定のホトレジストパタ
ーンをマスクとして、Ｓｌ を５０ ｋｅＶ 。
いて説明する。まず第２図（ト）において、半絶縁性Ｇ
−ａＡａ基板１１上に、例えば所定のホトレジストパタ
ーンをマスクとして、Ｓｌ を５０ ｋｅＶ 。
４ Ｘ ｌＯ”／ｃＪの条件で注入し、しかる後に表面
に厚み２０００１．、の２酸化５ｉ（８１０２ン膜を被
せたあと、窒素雰囲気中で８００℃、２０分間アニール
することによｐｎ型ＧａＡｓ層１２を形成する。次に第
２図ω）において、ゲート電極を形成せんとする部分に
その端面が来るように第１の物質である５ＩＯ２膜２１
（厚み０．５μｍ）を設ける。これは具体的には全面に
０．５μｍ厚の５ｉ０２をＣＶＤ法で被着せしめ通常の
ホトリソダラフィ技術を援用してノ４ターニングするこ
とにより実現できる。５ｉｏ２のエツチング液は希釈７
ツ酸（ＨＦ）が好ましい。次にゲート電極となるＷＮ膜
２２を厚み０．５μｍだけ全面にス・セクタ蒸着を行う
（第２図（Ｃ））。次に同図（Ｄ）において、例えばＣ
Ｆ４ガスを用いた反応性イオンエツチング（Ｒｘｇ）法
によシ、ウェーハの垂直方向からＷＮをエツチングすれ
ば、前記第１の物質（Ｓ１０□）の側面に約０．５μｍ
厚、０．５μｍ高さのＷＮ！！極（４”−ト電極）が形
成される。
に厚み２０００１．、の２酸化５ｉ（８１０２ン膜を被
せたあと、窒素雰囲気中で８００℃、２０分間アニール
することによｐｎ型ＧａＡｓ層１２を形成する。次に第
２図ω）において、ゲート電極を形成せんとする部分に
その端面が来るように第１の物質である５ＩＯ２膜２１
（厚み０．５μｍ）を設ける。これは具体的には全面に
０．５μｍ厚の５ｉ０２をＣＶＤ法で被着せしめ通常の
ホトリソダラフィ技術を援用してノ４ターニングするこ
とにより実現できる。５ｉｏ２のエツチング液は希釈７
ツ酸（ＨＦ）が好ましい。次にゲート電極となるＷＮ膜
２２を厚み０．５μｍだけ全面にス・セクタ蒸着を行う
（第２図（Ｃ））。次に同図（Ｄ）において、例えばＣ
Ｆ４ガスを用いた反応性イオンエツチング（Ｒｘｇ）法
によシ、ウェーハの垂直方向からＷＮをエツチングすれ
ば、前記第１の物質（Ｓ１０□）の側面に約０．５μｍ
厚、０．５μｍ高さのＷＮ！！極（４”−ト電極）が形
成される。
次に同図＠）においてＳ−をｉｏｏ ｋｅＶ、２ Ｘ
１０ ”７ｃｍ２の条件で注入し、先と同様の熱処理を
行うことによＪ ＷＮ電極に近接してｎ領域１６を形成
する。更に同図Ｃ）において、不要となった前記第１の
物質（Ｓ１０□）を除去し、通常方法でソース１４、ド
レイン電極工５のオーム性を極を設けることによシ第１
図の構造のＧａＡｓ ＭＥＳＦＥＴが完成する。なお、
本実施例においては、ｎ型ＧａＡ一層形成のための熱処
理工程と、？領域形成のための熱処理工程とを別々に行
ったが、前者の方を省き、ｎ＋領域形成時の熱処理によ
ってｎ型ＧａＡａ層の形成（注入イオンの活性化）を行
うことも可能である。また第１の物質として誘電体（Ｓ
ＩＯ２）を用いたが、第２図（Ｆ′）において、第２の
物質（ゲート金属）を残して選択的に除去し得るもので
あれば金属、例えばＡｔ等でもよい。さらに第１の物質
の除去ｔよ本実施例ではｎ＋領領域熱処理の後に行って
いるが、その前工程でもよいのはｈうまでもない。
１０ ”７ｃｍ２の条件で注入し、先と同様の熱処理を
行うことによＪ ＷＮ電極に近接してｎ領域１６を形成
する。更に同図Ｃ）において、不要となった前記第１の
物質（Ｓ１０□）を除去し、通常方法でソース１４、ド
レイン電極工５のオーム性を極を設けることによシ第１
図の構造のＧａＡｓ ＭＥＳＦＥＴが完成する。なお、
本実施例においては、ｎ型ＧａＡ一層形成のための熱処
理工程と、？領域形成のための熱処理工程とを別々に行
ったが、前者の方を省き、ｎ＋領域形成時の熱処理によ
ってｎ型ＧａＡａ層の形成（注入イオンの活性化）を行
うことも可能である。また第１の物質として誘電体（Ｓ
ＩＯ２）を用いたが、第２図（Ｆ′）において、第２の
物質（ゲート金属）を残して選択的に除去し得るもので
あれば金属、例えばＡｔ等でもよい。さらに第１の物質
の除去ｔよ本実施例ではｎ＋領領域熱処理の後に行って
いるが、その前工程でもよいのはｈうまでもない。
第４図は本発明によるＧａＡｓ ＭＥＳＦＥＴと従来の
第３図の）の構造のＧａＡトＭＥＳＦＥＴにおいてゲー
ト長とスレショホールド電圧との関係を測定したもので
ある。本発明によるＦＥＴにおいては、スレショホール
ド電圧のゲート長依存性が極めて小さく短チャンネル効
果が抑！１ｉｌＪされていることが明らかでちる。
第３図の）の構造のＧａＡトＭＥＳＦＥＴにおいてゲー
ト長とスレショホールド電圧との関係を測定したもので
ある。本発明によるＦＥＴにおいては、スレショホール
ド電圧のゲート長依存性が極めて小さく短チャンネル効
果が抑！１ｉｌＪされていることが明らかでちる。
以上のように本発明によれば短チヤンネル現象の小さい
電界効果トランゾスタか得られ、ひいては動作特性１ｃ
６ＥれたＦＥＴ全提供できる効果を有するものである。
電界効果トランゾスタか得られ、ひいては動作特性１ｃ
６ＥれたＦＥＴ全提供できる効果を有するものである。
第１図は本発明の一実施例を示すＦＥＴの構造を示す断
面図、第２図（４）〜（ト）は本発明ＦＥＴの製造工程
を工程順に示す断面図、第３図（ホ）、０３）は従来の
ＧａＡｇ ＭＥＳＦＥＴの構造を示す断面図、第４図は
本発明によるＧａＡｓ ＭＥＳＦＥＴと、従来構造の龜
ム鹿５ＦＥＴとについて、ゲート長とスレシ璽ホールド
電圧との関係を測定した結果を示す図である。 １１・・・半絶縁性基板、１２・・・ｎ型ＧａＡａ層、
１３・・・ゲート電極、１＝１・・・ソース電極、１５
・・・ドレイン電極、１６・・・ｎ 領域。 第２図 ζど一ト電十抛 Ｓｉ＋ ↓ ↓ ↓＋ ↓ ↓↓ ↓ 第２図 （Ａ） 第３図
面図、第２図（４）〜（ト）は本発明ＦＥＴの製造工程
を工程順に示す断面図、第３図（ホ）、０３）は従来の
ＧａＡｇ ＭＥＳＦＥＴの構造を示す断面図、第４図は
本発明によるＧａＡｓ ＭＥＳＦＥＴと、従来構造の龜
ム鹿５ＦＥＴとについて、ゲート長とスレシ璽ホールド
電圧との関係を測定した結果を示す図である。 １１・・・半絶縁性基板、１２・・・ｎ型ＧａＡａ層、
１３・・・ゲート電極、１＝１・・・ソース電極、１５
・・・ドレイン電極、１６・・・ｎ 領域。 第２図 ζど一ト電十抛 Ｓｉ＋ ↓ ↓ ↓＋ ↓ ↓↓ ↓ 第２図 （Ａ） 第３図
Claims (2)
- （１）半絶縁性基板上に形成されたｎ型半導体層上に、
ショットキ接触よりなるゲート電極と、オーム性電極よ
りなるソース、ドレイン電極とが設けられてなるショッ
トキ障壁ゲート型電界効果トランジスタにおいて、ゲー
ト電極のソース電極側領域のみに、ゲート電極に近接し
かつソース電極下まで延びる高濃度、低抵抗層を設けた
ことを特徴とする電界効果トランジスタ。 - （２）ｎ型半導体層上の所定の領域に、第１の物質から
なる膜を形成した後、全面にゲート電極となる第２の物
質（金属）を被着せしめる工程と、ウェーハの垂直方向
から異方性ドライエッチングにより、該第２の物質をエ
ッチングし、前記第１の物質膜の側面にのみ前記第２の
物質を残置せしめゲート電極とする工程と、高濃度のイ
オンを該残置せしめられた第２の物質（ゲート電極）お
よび前記第１の物質をマスクとして選択的に注入する工
程と、前記第１の物質を除去する工程と、前記ゲート電
極の両側に、ゲート電極から所定の間隔をおいてソース
、およびドレイン電極を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173438A JPS6233476A (ja) | 1985-08-06 | 1985-08-06 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60173438A JPS6233476A (ja) | 1985-08-06 | 1985-08-06 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233476A true JPS6233476A (ja) | 1987-02-13 |
Family
ID=15960470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60173438A Pending JPS6233476A (ja) | 1985-08-06 | 1985-08-06 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233476A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202951A (ja) * | 1987-02-19 | 1988-08-22 | Toshiba Corp | 化合物半導体装置 |
| JPH02271538A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0438039U (ja) * | 1990-07-27 | 1992-03-31 | ||
| US5112766A (en) * | 1990-07-17 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing field effect transistors |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
-
1985
- 1985-08-06 JP JP60173438A patent/JPS6233476A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202951A (ja) * | 1987-02-19 | 1988-08-22 | Toshiba Corp | 化合物半導体装置 |
| JPH02271538A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2649535A1 (fr) * | 1989-04-12 | 1991-01-11 | Mitsubishi Electric Corp | Procede de fabrication d'une grille en metal refractaire d'un transistor a effet de champ |
| US5187112A (en) * | 1989-04-12 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor device |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| US5112766A (en) * | 1990-07-17 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing field effect transistors |
| JPH0438039U (ja) * | 1990-07-27 | 1992-03-31 |
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