JPH04196134A - 電界効果型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型トランジスタ、特にマイクロ波集
積回路（旧Ｃ）およびモノリンツクマイクロ波集積回路
（ＨＩＣ）で使用される高周波動作を目的とした電界効
果トランジスタの製造方法に関する。

〔従来の技術〕

マイクロ波１１）・て高周波動作を「１的としたＧａＡ
ｓからなる旧ＣやＭ８１Ｃは、電界効果型トランジスタ
なとの能動素子と、抵抗、コンデンサなどの受動素子を
組み合わせて構成される。旧Ｃや）ＩＭＩＣは動作周波
数か２ＧＩｌｚ以上と非常に高いため、ここで用いられ
る電界効果型ｌ・ランジスタには高速性か要求される。

そこで、高速性を表わす指標となる電流遮断周波数（ｆ
Ｔ）を向上させるように、種々の工夫がなされていた。

具体的には、）・ランスコンダクタンス（ｇ　）を向上
させ、ゲート容量を低減させ■ る為に、ザブミクロンの短ゲートにする、また、ソース
抵抗を減らす為、Ｔ字状ダミーヶ−１・をマスクとして
イオン注入を行い、ゲート電極に対し自己整合的にソー
ス形成領域およびドレイン形成領域を低抵抗化する等で
ある。

また、エピタキシャル成長により活性層や低抵抗層を形
成するためにゲート形成領域をリセス構造とした高電子
移動度トランジスタ（ＩＩＥＭＴ）を用いていた。

〔発明か解決しようとする課題〕

しかし、ダミーゲ−１・を利用することによりケ−ｈ電
画を挾んて両側に対称的に位置するソース形成領域およ
びドレイン形成領域を低抵抗化すると、ソース側の低抵
抗領域かゲート電極に対して自己整合的に近接して形成
されソース抵抗を低減する点ては望ましいが、同時にド
レイン側の低抵抗領域もゲー＋−；ａ極に近接して形成
されるので１−■特性が悪くなり、ドレインコンダクタ
ンス（ｇ、）か悪くなる。特に、ゲート・ドレイン耐圧
か低くなることから、高周波領域で動作し大電流か流れ
る電力用ＰＥＴには使用できなかった。

また、リセス構造にすると、素子の均一性が損なわれ歩
留りか低下するという問題がある。

そこで、本発明は簡単に短ゲート長のゲート電極を形成
でき、ｆｒの高い電界効果型トランジスタを製造できる
製造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明は」二記１」的を解決するために、半導体基板の
ドレイン形成領域側にゲート形成領域と離間させて低抵
抗領域を形成する工程と、上記ゲート形成領域とソース
形成領域で半導体基板が露出した第１のマスク部材（例
えばレジスト膜）を形成し、この第１のマスク部材を第
２のマスク部材（例えば５１０２膜）で覆う工程と、こ
の第２のマスク部材をエッチハックすることにより、ソ
ース形成領域上の第２のマスク部材を除去し、第１のマ
スク部材の側壁に付着した第２のマスク部材を残存させ
てゲート形成領域上にダミーゲートとする工程と、この
ダミーゲートおよび第１のマスク部材をマスクとして不
純物を半導体基板内に注入することにより、ソース形成
領域に低抵抗領域を形成する工程と、第１のマスク部＋
ａを除去した後でダミーケ−１・の頭部のみを露出させ
て第３のマスク部月（例えばレンスト膜）を表面に形成
する工程と、ダミーゲートを除去することにより半導体
基板か露出した開口を第３のマスク部材のゲート形成領
域上に形成する工程と、第３のマスク部材の表面および
前記半導体基板か露出した開口をゲート金属（例えば金
属膜）で覆う工程と、半導体載板か露出した開口より広
い開口を有するゲートパターンをゲート金属上に形成す
る工程と、ゲート金属に給電することによりゲートパタ
ーンの開口に導電部材をメッキ法で成長させてゲート電
極を形成する工程と、導電部祠に当接していないゲート
金属、ゲートパターンおよび第３のマスク部材を除去す
るＥｌ程とを含んで構成される。

〔作用〕

本発明に係る電界効果型トランジスタの製造方法による
と、ドレイン領域内の低抵抗領域がゲート電極と離れて
形成されるので、ドレイン電極の接触抵抗が低減する一
方、ドレイン耐圧は高く紺。

持される。また、第１のマスク部材のゲート形成領域上
の側壁に（Ｊ’　ｉ’：１シた第２のマスク部材かその
ままダミーヶ−１・になるので、第１のマスク部材上に
形成される第２のマスク部材の膜厚に比例したゲート長
になる。その為、この膜厚をサブミクロンにすればザブ
ミクロンのゲート長のゲートパターンか形成される。ま
た、このゲートパターン上に形成されたゲート金属に給
電して導電部材のメッキを施すので、効率良くザブミク
ロンのゲート長を有する電界効果型トランジスタか製造
される。

〔実施例〕

以下、本発明の一実施例を添付図面を参照して説明する
。なお、説明において同一要素には同一符号を用い、重
複する説明は省略する。

まず、実施例に係る電界効果型トランジスタを製造する
方法を説明する。第１図は上記電界効果型トランジスタ
を製造する方法を示す工程図である。

まず、半絶縁性のＧａＡｓ基板１上にＳｉイオンを注入
し、その後、アニールによりイオン注入部を話性化して
基板表面に活性層１ａを形成する。

さらに、その表面にプラズマＣＶＤ技術を用いてＳｉＮ
膜２を例えば８００オングストロームの膜厚で成長させ
る（同図（ａ））。なお、活性層１ａはエピタキシャル
成長法により形成してもよい。

その後、フォトリソグラフィ技術を用いて、ＧａＡｓ基
板１のドレイン形成領域側にゲート形成領域と離れた領
域に開口を有するレジストパターン３を形成する。次に
、このレジストパターン３を用いて、８１等の不純物を
ＧａＡｓ基板１内に注入することにより、ドレイン領域
１ｄを形成する（同図（ｂ））。

次に、フォトリソグラフィ技術を用いて、ＧａＡｓ基板
１のソース形成領域およびゲート形成領域上に開口を何
するレジストパターン（第１のマスクパターン）４を１
，０〜１．３μｍ程度の膜厚て形成し、その後、このレ
ジストパターン４および上記開口から露出したＳｉＮ膜
２」二に、レジストパターン４か破壊されない程度の低
温処理か可能なスパッタ法あるいはＥＣＲ−ＣＶＤ法を
用いて５ＩＯ２膜（第２のマスクパターン）５を堆積さ
せる（同図（Ｃ））。

その後、例えばＲＩＥでＣＦ４なとのガスを用いた上方
からの異方性エツチングにより、上記レジストパターン
４におけるゲート形成領域上の側壁に付着した５１０２
膜５のみを残すようにＳｉＯ２膜４をエッチハックし、
ダミーゲートｇを形成する。次に、このダミーゲートｇ
およびレジストパターン４をマスクとしてＳｉイオンを
ドレイン側より約７度から１０度の角度で斜めから注入
し、ダミーゲートｇの側方に低抵抗化されたソース領域
］Ｓを形成する（同図（ｄ））。Ｓ１イオンの加速エネ
ルギは９　Ｑ　ｋ　ｅ　Ｖ、ドーズ量は４×１０１３ｃ
ｍ　”程度か使用でき、ダミーケ−１−ｇとソース領域
１Ｓの間隔はＳｉイオンの照射角度を変更することによ
り変更可能である。

その後、ダミーゲートｇの不要な部分（ＧａＡｓ基板１
上のゲート形成領域以外の領域」二に形成されたＳ　Ｉ
　Ｏ２膜５）及びレジストパターン４を除去してアニー
ルすることにより、注入したＳｉイオンの活性化を行う
。その後、フォトリソグラフィ技術を用いて、ソース電
極Ｓとドレイン″１Ｌ極りをＧａＡｓ基板］にＩＪ　し
てオーミック接触で形成し、再び、レジスト膜（第３の
マスク部祠）６を１．５μｍ程度の膜厚で塗布する（同
図（ｅ））。このレジスト膜６により上面かほぼ平坦化
される。

その後、このレジスト膜６をＲＩＥて０２などのガスを
用いてダミーヶ−１−ｇの頭部か露出するまでエツチン
グする（同図（ｆ））。

次に、バソファードＨＦなどを用いたウェットエツチン
グによりダミーゲートｇおよびダミーゲートｇに当接し
たＳｉＮ膜２を除去して、レジスト膜６にＧａＡｓ基板
１が露出した開口６ｇをゲート形成領域上に形成する（
同図（ｇ））。

さらに、レジスＩ・膜６の表面およびＧａＡｓ基板１か
露出した開口６ｇの側壁および底部をゲート金属層７て
覆い、このゲート金属層７上に開口６ｇと重なる開口を
有するレジストパターン（ゲートパターン）８を形成す
る（同図（ｈ））。ゲート金属層７としては、Ｔ　ｉ　
／　Ｐ　ｔ　／　Ａ　ｕなどの３層構造金属で蒸着法あ
るいはスパッタ法を用いて１５００オングストロ一ム程
度の膜厚で形成できる。また、レジストパターン８は上
記開口６ｇより広い開口８ｇを有するレジスト膜により
フォトリソグラフィ技術で形成される。

次に、上記ゲートパターンを用いてゲート金属層７を陰
極として給電することにより、メッキでＡｕ金属（導電
部祠）を約１，５μｍ程度の厚さで開口６ｇ、８ｇ内に
成長させてゲート電極Ｇを形成する（同図（ｉ））。

最後に、０２を用いたＲＩＥなどによりレジストパター
ン８を除去した後でイオンミリングによりゲート金属層
７を除去し、さらに、０゜を用いたＲＩＥでレジスト膜
６を除去する（同図（Ｊ））。

以上の工程によりＦＥＴが完成する。

このように、ゲート電極Ｇと離れたドレイン側に低抵抗
領域が形成されるので、ドレイン耐圧を高く維持した状
態でドレイン電極りの接触抵抗を低くすることができる
。

また、ゲート電極Ｇと自己整合的にソース側に低抵抗領
域を形成できるので、ドレインゲ−１・耐圧を減少させ
ることなく、ｇ、ｆ、を向上する■ ことがてき、ゲートＧとソース領域１ｓの間の間隔を精
度よく設定することができる。

さらに、電子ビーム（ＥＢ）露光のように、ウェハ上に
直接描画することなく光学露光のみでザブミクロンオー
ダのゲート長を有するゲート電極を形成できるので、生
産性を向上させることができる。

また、本実施例により製造されたＦＥＴのゲート電極は
メッキ法で形成されているので、倒れ難く、ＦＥＴの信
頼性も高い。

なお、本発明は上記実施例に限定されるものではない。

例えば、本実施例ではゲート金属層７の最上層（Ａｕ）
と導電部材の材質が同一であるが、ゲート金属に対して
イオン化傾向が同一または低い材料であれば導電部材と
して使用できる。したがって、Ａｕがゲート金属層７の
最上層であればＡＩの導電部材を使用できる。

さらに、基板としてＧａＡｓを使用しているが、ＧａＡ
ｓに限定されるものではない。

〔発明の効果〕

本発明に係る電界効果型トランジスタの製造方法は、第
１マスク部材の側壁に付着したダミーゲートを利用し、
このダミーゲートを用いてソース領域を低抵抗化してい
るので、サブミクロンのゲートを簡単に形成でき、高周
波で動作する電界効果型トランジスタを生産性良く製造
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電界効果型トランジス
タの製造方法を示す工程図である。 Ｓ・・・ソース電極、Ｄ・・・ドレイン電極、Ｇ・・・
ゲート電極、１・・・ＧａＡｓ基板、２・・ＳｉＮ膜、
３・・・レジストパターン、４・・・レジストパターン
（第１のマスク部４Ａ’）、５・・・Ｓ　１０２膜（第
２のマスク部材）、６・レジスト膜（第３のマスク部材
）、７・・・ゲート金属層、８・・・レジストパターン
（ゲートパターン）。 代理人弁理士　　　長谷用　　芳　　横向　　　　　　
　　　　山　　　　１）　　　行　　　　−一　　１４
　　− １１１　Ｊ　Ｉ　Ｊ　ｌ　ｌ　Ｊ　Ｊ　Ｊ　Ｓｉ”ＦＥ
Ｔの（ 第１ 良悪あ法 回

Claims (1)

1. 【特許請求の範囲】 半導体基板のドレイン形成領域側にゲート形成領域と離
   間させて低抵抗領域を形成する工程と、前記ゲート形成
   領域とソース形成領域で半導体基板が露出した第１のマ
   スク部材を形成し、この第１のマスク部材を第２のマス
   ク部材で覆う工程と、 前記第２のマスク部材をエッチバックすることにより、
   前記ソース形成領域上の前記第２のマスク部材を除去し
   、前記第１のマスク部材の側壁に付着した前記第２のマ
   スク部材を残存させて前記ゲート形成領域上にダミーゲ
   ートとする工程と、前記ダミーゲートおよび第１のマス
   ク部材をマスクとして不純物を前記半導体基板内に注入
   することにより、前記ソース形成領域に低抵抗領域を形
   成する工程と、 前記第１のマスク部材を除去した後で前記ダミーゲート
   の頭部のみを露出させて第３のマスク部材を表面に形成
   する工程と、 前記ダミーゲートを除去することにより前記半導体基板
   が露出した開口を前記第３のマスク部材のゲート形成領
   域上に形成する工程と、 前記第３のマスク部材の表面および前記半導体基板が露
   出した開口をゲート金属で覆う工程と、前記半導体基板
   が露出した開口より広い開口を有するゲートパターンを
   前記ゲート金属上に形成する工程と、 前記ゲート金属に給電することにより前記ゲートパター
   ンの開口に導電部材をメッキ法で成長させてゲート電極
   を形成する工程と、 前記導電部材に当接していないゲート金属、前記ゲート
   パターンおよび前記第３のマスク部材を除去する工程と
   を含んで構成される電界効果トランジスタの製造方法。