JPH04181742A - 電界効果型トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型トランジスタ、特にマイクロ波集
積回路（ＭＩＣ）およびモノリシックマイクロ波集積回
路（Ｍ旧Ｃ）で使用される高周波動作を目的とした電界
効果トランジスタとその製造方法に関する。

〔従来の技術〕

マイクロ波帯で高周波動作を目的としたＧａＡｓからな
るＭＩＣやＭＭＩＣは、電界効果型トランジスタなどの
能動素子と、抵抗、コンデンサなどの受動素子を組み合
わせて構成される。ＭＩＣやＭＭＩＣは動作周波数か２
　Ｃ；Ｈ２以上と非常に高いｔ：め、ここで用いられる
電界効果型トランジスタには高速性が要求される。

そこで、高速性を表わす指標となる電流遮断周波数（ｆ
Ｔ）を向上させるように、種々の工夫かなされていた。

具体的には、トランスコンダクタンス（ｇ　　）を向上
させ、ケート容量を低減させ■ る為に、サブミクロンの短ゲートにする、また、ソース
抵抗を減らす為、Ｔ字状ダミーゲートをマスクとしてイ
オン注入を行い、ゲート電極に対し自己整合的にソース
形成領域およびドレイン形成領域を低抵抗化する等であ
る。

また、エピタキシャル成長により活性層や低抵抗層を形
成し、ケート形成領域をリセス構造とした高電子移動度
トランジスタ（ＩＩＥＭＴ）を用いていた。

〔発明か解決しようとする課題〕

しかし、ダミーケートを利用する二とによりケート電極
を挾んで両側に対称的に位置するソース形成領域および
ドレイン形成頭載を低抵抗化すると、ソース側の低抵抗
領域かゲート電極に対して自己整合的に近接して形成さ
れソース抵抗を低減する点ては望ましいか、同時にドレ
イン側の低抵抗領域もゲート電極に近接して形成される
ので１−■特性が悪くなり、ドレインコンダクタンス（
ｇ　ｄ）か悪くなる。特に、ゲート・ドレイン耐圧か低
くなることから、高周波領域で動作し大電流か流れる電
力用ＰＥＴには使用できなかった。

また、リセス構造にすると、素子の均一性が損なわれ歩
留りが低下するという問題かある。

そこで、本発明は歩留りを低下させることなく、高周波
領域で動作するｆ□の高い電界効果型トランジスタを提
供することを目的とする。

また、簡単に短ゲート長のゲート電極を形成でき、ｆｒ
の高い電界効果型トランジスタを製造てきる製造方法を
提供することを目的とする。

〔課題を解決するための手段〕

本発明は上記目的を解決するために、半導体基板上のケ
ート長方向において断面Ｔ字状に形成されたゲート電極
と、上記半導体基板のソース形成領域のみに自己整合的
に形成された低抵抗層とを備えている。

また、半導体基板のゲート形成領域およびソース形成領
域を露出させて第１のマスク部材を形成し、この第１の
マスク部材を第２のマスク部材で覆う工程と、上記第２
のマスク部材をエッチバックすることにより、上記ソー
ス形成領域上の上記第２のマスク部材を除去し、上記第
１のマスク部材の側壁に付着した上記第２のマスク部材
を残存させて上記ゲート形成領域上にダミーゲートを形
成する工程と、上記ダミーゲートと自己整合的に不純物
を上記半導体基板内に注入することにより、上記ソース
形成領域に低抵抗領域を形成する工程と、上記ゲート形
成領域より広く、上記ダミーゲートの頭部のみか露出し
た開口を有するゲートパターンを上記ダミーゲート上に
形成して上記ダミーケートを除去する工程と、上記ケー
トパターンの開口を用いてゲート電極を形成して上記ゲ
ートパターンを除去する工程とを含んで構成される。

〔作用〕

本発明に係る電界効果型トランジスタによると、ソース
・ゲート間の抵抗のみが減少し、ドレインケート耐圧は
低下しない。その為、ソース・ゲート間のキャリア速度
が向上すると共に高耐圧が維持される。

また、本発明に係る電界効果型トランジスタの製造方法
によると、第１のマスク部材のゲート形成領域上の側壁
に付着した第２のマスク部材がそのままダミーゲートに
なるので、第１のマスク部材上に堆積される第２のマス
ク部材の膜厚によりゲート長を制御できる。その為、こ
の膜厚をサブミクロンにすればサブミクロンのゲート長
のゲートパターンか形成され、簡単にサブミクロンのゲ
ート長を有する電界効果型トランジスタか製造される。

〔実施例〕

以下、本発明の一実施例を添付図面を参照して説明する
。なお、説明において同一要素には同一符号を用い、重
複する説明は省略する。

第１図は実施例に係る電界効果型トランジスタの構造を
示す断面図である。半絶縁性ＧａＡｓ基板１の表面近傍
には活性層１ａが形成されており、ソース形成領域１ｓ
にはイオンが注入されて低抵抗化されている。このソー
ス形成領域１ｓの上面にはソース電極ＳがＧａＡｓ基板
１に対してオーミック接触で形成されている。また、ド
レイン形成領域１ｄの上面にはドレイン電極りがＧａＡ
ｓ基板１に対してオーミック接触で形成されている。

ゲート電極Ｇはソース形成領域ｌｓ側に位置するゲート
形成領域１ｇ上に、ゲート長方向において断面Ｔ字状（
マツシュルーム状）に形成されている。このゲート電極
Ｇと、上記ソース電極Ｓおよびドレイン電極りとの間に
はＳｉＮ膜２が形成されている。

このように、ソース形成領域１ｓのみが低抵抗化されて
いるので、ドレイン・ゲート耐圧を減少させることなく
、ｇ　、ｆＴを向上させることができる。

また、ゲート形成領域上に絶縁膜（ＳｉＮ膜２）が形成
されているにも拘らず頭部の広いケート電極Ｇがゲート
形成領域より高い位置に形成されているので、ゲート容
量Ｃを減少することかできる。またゲート断面積か大き
い為、ゲート抵抗Ｒを小さくすることができ、高周波特
性に優れる。

次に、実施例に係る電界効果型トランジスタを製造する
方法を説明する。第２図は上記電界効果型トランジスタ
を製造する方法を示す工程図である。

まず、半絶縁性のＧａＡｓ基板１上にＳｉイオン３を注
入し、その後、アニールによりイオン注入部を活性化し
て基板表面に活性層１ａを形成する。さらに、その表面
にプラズマＣＶＤ技術を用いてＳｉＮ膜２を例えば８０
０オングストロームの膜厚で成長させる（同図（ａ））
。なお、活性層１ａはエピタキシャル成長法により形成
してもよい。

次に、フォトリソグラフィ技術を用いて、ＧａＡｓ基板
１のソース形成領域およびゲート形成領域上に開口を有
するレジストパターン（第１のマスクパターン）３を１
．０μｍ程度の膜厚で形成し、その後、このレジストパ
ターン３および上記開口上にレジストパターン３が破壊
されない程度の低温処理が可能なスパッタ法あるいはＥ
ＣＲ−ＣＶＤ法を用いてＳ　ｉＯ２膜（第２のマスクパ
ターン）４を堆積させる（同図（ｂ））。

その後、例えばＲＩＥでＣＦ４などのガスを用いた上方
からの異方性エツチングにより、上記レジストパターン
３におけるゲート形成領域上の側壁に付着した５ＩＯ２
膜４のみを残すように５ｉ０２膜４をエッチバックし、
ダミーゲートｇを形成する。次に、このダミーゲートｇ
およびレジストパターン３をマスクとしてＳｉイオンを
ドレイン側より約７度から１０度の角度で斜めがら注入
し、ダミーケートｇと自己整合的に低抵抗化されたソー
ス領域を形成する（同図（Ｃ））。Ｓｉイオンの加速エ
ネルギは９０ｋｅＶ、　ドーズ量は４Ｘ　１０１３ｃｍ
−２程度か使用でき、ダミーゲートｇとソース領域１ｓ
の間隔はＳｉイオンの照射角度を変更することにより変
更可能である。

その後、ダミーゲートｇの不要な部分（ＧａＡｓ基板１
上のゲート形成領域以外の領域上に形成されたＳ　ｉｏ
　２膜４）及びレジストパターン３を除去してアニール
をすることにより、注入したＳｉイオンの活性化を行う
。その後、フォトリソグラフィ技術を用いて、ソース電
極Ｓとドレイン電極りをＧａＡｓ基板１に対してオーミ
ック接触で形成し、再び、レジスト膜５を１，５μｍ程
度の膜厚で塗布する（同図（ｄ））。

その後、このレジスト膜５をＲＩＥて０２などのガスを
用いてダミーゲートｇの頭部が露出するまでエツチング
しく同図（ｅ））　、さらに、フォトリソグラフィ技術
を用いて、このダミーゲートｇが形成された領域より広
い開口を有するレジストパターン６を形成する（同図（
ｆ））。したがって、この開口にはダミーゲートｇの頭
部とレジスト膜５の一部か露出している。

次に、ハ、ＩファーＦ’ＨＦなとを用いたウェットエツ
チングを用いてダミーゲートｇを除去し、さらに、ダミ
ーケートｇの下部にあるＳ　Ｉ　Ｏ２膜２を除去する（
同図（ｇ））。このレジスト膜５およびレジストパター
ン６により、ケート電極の形状パターンが完成する。な
お、この場合はウェットエツチングを用いているが、Ｒ
ＩＥを使用することもてきる。

その後、Ｔ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕからなるゲー
ト金属を８０００オングストロ一ム程度の膜厚て上方よ
り真空蒸着し、リフトオフによりレジスト膜４およびレ
ジストパターン５を除去することにより、ゲート電極Ｇ
が形成される（同図（ｈ））。

このように、上記電界効果型トランジスタはソース電極
Ｓとゲート電極Ｇとの間たけに、ダミーケートｇと自己
整合的に低抵抗領域を形成できるので、ドレインゲート
耐圧を減少させることなく、ｇｍ”Ｔを向上することか
でき、ゲートＧとソース領域１ｓの間の間隔を精度よく
設定することかできる。

また、電子ビーム（ＥＢ）ｆｆ光のように、ウェハ上に
直接描画することなく光学露光のみてサブミクロンオー
ダのゲート長を有するゲート電極を形成できるので、生
産性を向上させることかできる。

なお、本発明は上記実施例に限定されるものではない。

例えば、基板としてＧ　ａ　Ａ　ｓを使用しているが、
ＧａＡｓに限定されるものではない。

〔発明の効果〕

本発明に係る電界効果型トランジスタは、ソース形成領
域のみが低抵抗化されゲート電極かマツシュルーム状に
形成されているので、電界効果型トランジスタのドレイ
ン耐圧を減少させることなく高周波領域で動作し、かつ
、ゲート容量の小さい低雑音の大電力用ＦＥＴを提供す
ることかできる。

また、本発明に係る電界効果型トランジスタの製造方法
は、光学露光のみてサブミクロンのゲートを自己整合的
に形成できるので、高周波で動作する電界効果型トラン
ジスタを生産性良く製造することかできる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電界効果型トランジス
タの構造例を示す縦断面図、第２図は上記電界効果型ト
ランジスタの製造方法を示す工程図である。 Ｓ・・・ソース電極、Ｄ・・・ドレイン電極、Ｇ・・ゲ
ート電極、１・・・ＧａＡｓ基板、２・・・ＳｉＮ膜、
３・・・レジストパターン（第１のマスクパターン）、
４・・・Ｓ　ｉ　０２膜（第２のマスクパターン）、５
・・・レジスト膜、６・・・レジストパターン代理人弁
理士　　　良否用　　芳　　横向　　　　　　　　　　
山　　　　１）　　　行　　　　−第１図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上のゲート長方向において断面Ｔ字状に
   形成されたゲート電極と、前記半導体基板のソース形成
   領域のみに自己整合的に形成された低抵抗層とを備えた
   電界効果型トランジスタ。 ２、半導体基板のゲート形成領域およびソース形成領域
   を露出させて第１のマスク部材を形成し、この第１のマ
   スク部材を第２のマスク部材で覆う工程と、 前記第２のマスク部材をエッチバックすることにより、
   前記ソース形成領域上の前記第２のマスク部材を除去し
   、前記第１のマスク部材の側壁に付着した前記第２のマ
   スク部材を残存させて前記ゲート形成領域上にダミーゲ
   ートを形成する工程と、 前記ダミーゲートと自己整合的に不純物を前記半導体基
   板内に注入することにより、前記ソース形成領域に低抵
   抗領域を形成する工程と、 前記ゲート形成領域より広く、前記ダミーゲートの頭部
   のみが露出した開口を有するゲートパターンを前記ダミ
   ーゲート上に形成して前記ダミーゲートを除去する工程
   と、 前記ゲートパターンの開口を用いてゲート電極を形成し
   て前記ゲートパターンを除去する工程とを含んで構成さ
   れる電界効果トランジスタの製造方法。