JPH02294115A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02294115A JPH02294115A JP1115723A JP11572389A JPH02294115A JP H02294115 A JPH02294115 A JP H02294115A JP 1115723 A JP1115723 A JP 1115723A JP 11572389 A JP11572389 A JP 11572389A JP H02294115 A JPH02294115 A JP H02294115A
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- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- turned
- terminal
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係シ、特に３ステート出力を
有する論理回路Ｋ関する。
有する論理回路Ｋ関する。
従来のＣ−ＭＯＳトランジスタの３ステート出力回路の
一般的な論理回路を、第２図に示す。第２図Ｋおいて、
電源端子７と接地端子との間にはＰチャネルＭＯＳトラ
ンジスタ１５とＮチャネルＭＯＳトランジスタ１６とを
直列接続され、その２つのＭＯＳトランジスタの接続点
は出力端子１１Ｋ接続され、入力端子１からの入力信号
と、制御端子２からの制御信号を入力とするインバータ
１２の出力とをゲートに入力するＮＡＮＤゲート１３を
設け、この出力をＰチャネルＭＯＳトランジスタ１５の
ゲー｝Ｋ入力し入力端子１からの入力信号と、制御端子
２からの制御信号とを入力とするＮＯＲゲートを設け、
この出力をゲート入力とするＮチャネルＭＯＳトランジ
スタ１６とを含み、構成される。
一般的な論理回路を、第２図に示す。第２図Ｋおいて、
電源端子７と接地端子との間にはＰチャネルＭＯＳトラ
ンジスタ１５とＮチャネルＭＯＳトランジスタ１６とを
直列接続され、その２つのＭＯＳトランジスタの接続点
は出力端子１１Ｋ接続され、入力端子１からの入力信号
と、制御端子２からの制御信号を入力とするインバータ
１２の出力とをゲートに入力するＮＡＮＤゲート１３を
設け、この出力をＰチャネルＭＯＳトランジスタ１５の
ゲー｝Ｋ入力し入力端子１からの入力信号と、制御端子
２からの制御信号とを入力とするＮＯＲゲートを設け、
この出力をゲート入力とするＮチャネルＭＯＳトランジ
スタ１６とを含み、構成される。
さて、電ｍｔ位と接地電位の振幅をもつ制御端子２から
の制御信号がハイ（ｈｉｇｈ）レベルのとき、ＮＡＮＤ
ゲート１３及びＮＯＲゲート１４の出力は入力端子１の
入力信号に無関係に、それぞれハイレペル、ロウ（Ｔ，
ｏｗ）レベルとなｂ％ＰチャネルＭＯＳトランジスタ１
５及びＮチャネルＭＯｓトランジスタ１６はオフ状態と
なる。従って、出力端子１１はハイインピーダンス状態
となる。
の制御信号がハイ（ｈｉｇｈ）レベルのとき、ＮＡＮＤ
ゲート１３及びＮＯＲゲート１４の出力は入力端子１の
入力信号に無関係に、それぞれハイレペル、ロウ（Ｔ，
ｏｗ）レベルとなｂ％ＰチャネルＭＯＳトランジスタ１
５及びＮチャネルＭＯｓトランジスタ１６はオフ状態と
なる。従って、出力端子１１はハイインピーダンス状態
となる。
また、制御端子２からの制御信号がロウレベルのときは
、入力端子１の入力信号忙対し、ＮＡＮＤゲート１３及
びＮＯＲゲート１４は、それぞれインバータとしての出
力動作をする為、出力端子１１け入力端子１の入力信号
に対して、インバータ２段の回路として、出力動作する
。
、入力端子１の入力信号忙対し、ＮＡＮＤゲート１３及
びＮＯＲゲート１４は、それぞれインバータとしての出
力動作をする為、出力端子１１け入力端子１の入力信号
に対して、インバータ２段の回路として、出力動作する
。
前述の従来の回路は、トラ．ンジスタ数がＰチャネルＭ
ＯＳトランジスタ６個とＮチャネルＭＯＳトランジスタ
６個とで構成される為、トラ／ジスタ数が多く、チップ
面積が大きくなるという欠点があクた。
ＯＳトランジスタ６個とＮチャネルＭＯＳトランジスタ
６個とで構成される為、トラ／ジスタ数が多く、チップ
面積が大きくなるという欠点があクた。
また、回路を制御する制御信号をインパータで介した反
転信号が必要な為、回路構成が複雑になる欠点もあった
。
転信号が必要な為、回路構成が複雑になる欠点もあった
。
本発明の目的は、前記欠点を解決し、回路を構成するト
ランジスタ数を減らし、チップ占有面積を小さくし、か
つ回路を制御する制御信号を減らして、簡略化される３
ステート出力回路を有する半導体集積回路を提供するこ
とにある。
ランジスタ数を減らし、チップ占有面積を小さくし、か
つ回路を制御する制御信号を減らして、簡略化される３
ステート出力回路を有する半導体集積回路を提供するこ
とにある。
本発明の半導体集積回路の構成は、電源および接地端子
間に、直列接続された第１の極性の第１のＭＯＳトラン
ジスタと第２の極性の第２，及び第３のＭＯＳトランジ
スタと、前記第１、及び第２のＭＯＳトランジスタのゲ
ートの共通接続点と前記電源端子との間に並列に接続さ
れた第１の極性の第４、及び第５のＭＯＳトランジスタ
と、前記共通接続点と前記接地端子との間Ｋ直列接続さ
れた第２の極性のＷ１６、及び第７のＭＯＳトランジス
タと、前記第３，第５、及び第７のＭＯＳトランジスタ
のゲートに制御信号を与える制御端子と、前記第４、及
び第６のＭＯＳトランジスタのゲートに入力信号を与え
る入カ端子と、前記第１、及び第２のＭＯＳトランジス
タの共通接続点から出力信号を導出する出方端子とを備
えたことを特徴とする。
間に、直列接続された第１の極性の第１のＭＯＳトラン
ジスタと第２の極性の第２，及び第３のＭＯＳトランジ
スタと、前記第１、及び第２のＭＯＳトランジスタのゲ
ートの共通接続点と前記電源端子との間に並列に接続さ
れた第１の極性の第４、及び第５のＭＯＳトランジスタ
と、前記共通接続点と前記接地端子との間Ｋ直列接続さ
れた第２の極性のＷ１６、及び第７のＭＯＳトランジス
タと、前記第３，第５、及び第７のＭＯＳトランジスタ
のゲートに制御信号を与える制御端子と、前記第４、及
び第６のＭＯＳトランジスタのゲートに入力信号を与え
る入カ端子と、前記第１、及び第２のＭＯＳトランジス
タの共通接続点から出力信号を導出する出方端子とを備
えたことを特徴とする。
次Ｋ本発明Ｋついて図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路を示す回路
図である。
図である。
第１図Ｋおいて、本実施例の半導体集積回路は、電源端
子７及び接地端子間Ｋ第１の極性例えばＰチャネルのＭ
ＯＳトランジスタ８と第２の極性例えばＮチャネルのＭ
ＯＳトランジスタ９，１ｏとが直列に接続され、Ｐチャ
ネルＭＯＳＩ−ランジスタ８とＮチャネルＭＯＳト５ン
ジスタ９のゲートとは共通接続され、このゲートには、
電源端子７Ｋ並列に接続されたＰチャネルＭｏｓトラン
ジスタ３，４のドレインと、接地端子に直列に接続され
九ＮチャネルＭＯＳトランジスタ５，６のうちＮチャネ
ルＭＯＳトランジスタ５のドレインとが接続され、Ｎチ
ャネルＭＯＳトランジスタ６，１ｏのゲート、及びＰチ
ャネルＭＯＳトランジスタ３のゲートには制御端子２が
接続されている。また、ＰチャネルＭＯＳトランジスタ
４とＮチャネルＭＯＳトランジスタ５のゲートには、入
力端子１が接続され、ＰチャネルＭＯＳトランジスタ８
とＮチャネルＭＯＳトランジスタ９の接続点は、出力端
子１１と接続されている。
子７及び接地端子間Ｋ第１の極性例えばＰチャネルのＭ
ＯＳトランジスタ８と第２の極性例えばＮチャネルのＭ
ＯＳトランジスタ９，１ｏとが直列に接続され、Ｐチャ
ネルＭＯＳＩ−ランジスタ８とＮチャネルＭＯＳト５ン
ジスタ９のゲートとは共通接続され、このゲートには、
電源端子７Ｋ並列に接続されたＰチャネルＭｏｓトラン
ジスタ３，４のドレインと、接地端子に直列に接続され
九ＮチャネルＭＯＳトランジスタ５，６のうちＮチャネ
ルＭＯＳトランジスタ５のドレインとが接続され、Ｎチ
ャネルＭＯＳトランジスタ６，１ｏのゲート、及びＰチ
ャネルＭＯＳトランジスタ３のゲートには制御端子２が
接続されている。また、ＰチャネルＭＯＳトランジスタ
４とＮチャネルＭＯＳトランジスタ５のゲートには、入
力端子１が接続され、ＰチャネルＭＯＳトランジスタ８
とＮチャネルＭＯＳトランジスタ９の接続点は、出力端
子１１と接続されている。
次にこの回路の動作を説明する。
制御信号２がロウレベルのとき、ＰチャネルＭＯＳトラ
ンジスタ３がオンし、ＮチャネルＭＯＳトラケジスタ６
，１０がオフする。従って、ＰチャネルＭＯＳトランジ
スタ８及びＮチャネルＭＯＳトランジスタのゲート入力
はハイレペルとなり、ＰチャネルＭＯＳ｝−ランジスタ
８はオフ、ＮチャネルＭＯＳトランジスタはオンする。
ンジスタ３がオンし、ＮチャネルＭＯＳトラケジスタ６
，１０がオフする。従って、ＰチャネルＭＯＳトランジ
スタ８及びＮチャネルＭＯＳトランジスタのゲート入力
はハイレペルとなり、ＰチャネルＭＯＳ｝−ランジスタ
８はオフ、ＮチャネルＭＯＳトランジスタはオンする。
ＮチャネルＭＯＳトランジスタ１０がオフしていること
から、出力端子１１は入力信号の値Ｋ関係なくハイイン
ビーダンス状態となる。
から、出力端子１１は入力信号の値Ｋ関係なくハイイン
ビーダンス状態となる。
次に制御信号２がノ・イレペルのとき、ＰチャネルＭＯ
Ｓトランジスタ３がオフ、ＮチャネルＭＯＳトランジス
タ６．１０がオンする。このとき、入力信号１がハイレ
ベルであればＰチャネルＭＯＳトランジスタ４がオ７、
ＮチャネルＭＯＳトランジスタがオンし、ＮチャネルＭ
ＯＳトランジスタ１０がオンしていることがらＰチャネ
ルＭＯＳトランジスタ８及びＮチャネルＭＯＳトランジ
スタ９のゲート入力はロウレベルとなり、ＰチャネルＭ
ＯＳ｝：７ｙジスタ８がオン、ＮチャネルＭＯＳトラ／
ジスタ９がオフし、出力端子１１はノ＼イレペルを出力
する。
Ｓトランジスタ３がオフ、ＮチャネルＭＯＳトランジス
タ６．１０がオンする。このとき、入力信号１がハイレ
ベルであればＰチャネルＭＯＳトランジスタ４がオ７、
ＮチャネルＭＯＳトランジスタがオンし、ＮチャネルＭ
ＯＳトランジスタ１０がオンしていることがらＰチャネ
ルＭＯＳトランジスタ８及びＮチャネルＭＯＳトランジ
スタ９のゲート入力はロウレベルとなり、ＰチャネルＭ
ＯＳ｝：７ｙジスタ８がオン、ＮチャネルＭＯＳトラ／
ジスタ９がオフし、出力端子１１はノ＼イレペルを出力
する。
また、入力信号がロウレベルであれば、ＰチャネルＭＯ
Ｓトランジスタ４がオン、ＮチャネルＭＯＳトランジス
タ５がオフし、ＰチャネルＭＯＳトランジスタ８及びＮ
チャネルＭＯＳトランジスタ９のゲート入力はハイレベ
ルとなシ、ＰチャネルＭＯＳト９ンジスタ８はオフ、Ｎ
チャネルＭＯＳトランジスタ９はオンし、ＮチャネルＭ
ＯＳトランジスタエ０がオノしていることから、出力端
子１ｌはロウレベルを出力する。
Ｓトランジスタ４がオン、ＮチャネルＭＯＳトランジス
タ５がオフし、ＰチャネルＭＯＳトランジスタ８及びＮ
チャネルＭＯＳトランジスタ９のゲート入力はハイレベ
ルとなシ、ＰチャネルＭＯＳト９ンジスタ８はオフ、Ｎ
チャネルＭＯＳトランジスタ９はオンし、ＮチャネルＭ
ＯＳトランジスタエ０がオノしていることから、出力端
子１ｌはロウレベルを出力する。
以上説明したように、本発明は、全体のトランジスタ数
が少なく、チップ占有面積も小さくすることができ、ま
た従来の回路Ｋ必要だった制御信号は逆相の信号が不要
な為、回路構成を簡略化できる効果がある。
が少なく、チップ占有面積も小さくすることができ、ま
た従来の回路Ｋ必要だった制御信号は逆相の信号が不要
な為、回路構成を簡略化できる効果がある。
第１図は本発明の一実施例の半導体集積回路を示す回路
図、第２図は従来のＣ−ＭＯＳの３ステート出力回路の
一例を示す回路図である。 ｌ・・・・・・入力端子、２・・・・・・制御端子、３
，４，８．１５・・・・・・第１の極性のＭＯＳトラン
ジスタ、５，６，９，１０．１６・・・・・・第２の極
性のＭＯＳ｝？ンジスタ、７・・・・・・電源端子、１
１・・・・・・出力端子、１２・・・・・・インバータ
、１３・・・・・・ＮＡＮＤゲ− ト、１ ４・・・・
・・ＮＯＲゲート。 代理人 弁理士 内 原 晋
図、第２図は従来のＣ−ＭＯＳの３ステート出力回路の
一例を示す回路図である。 ｌ・・・・・・入力端子、２・・・・・・制御端子、３
，４，８．１５・・・・・・第１の極性のＭＯＳトラン
ジスタ、５，６，９，１０．１６・・・・・・第２の極
性のＭＯＳ｝？ンジスタ、７・・・・・・電源端子、１
１・・・・・・出力端子、１２・・・・・・インバータ
、１３・・・・・・ＮＡＮＤゲ− ト、１ ４・・・・
・・ＮＯＲゲート。 代理人 弁理士 内 原 晋
Claims (1)
- 電源および接地端子間に、直列接続された第１の極性の
第１のＭＯＳトランジスタと第２の極性の第２、及び第
３のＭＯＳトランジスタと、前記第１、及び第２のＭＯ
Ｓトランジスタのゲートの共通接続点と前記電源端子と
の間に並列に接続された第１の極性の第４、及び第５の
ＭＯＳトランジスタと、前記共通接続点と前記接地端子
との間に直列接続された第２の極性の第６、及び第７の
ＭＯＳトランジスタと、前記第３、第５、及び第７のＭ
ＯＳトランジスタのゲートに制御信号を与える制御端子
と、前記第４、及び第６のＭＯＳトランジスタのゲート
に入力信号を与える入力端子と、前記第１、及び第２の
ＭＯＳトランジスタの共通接続点から出力信号を導出す
る出力端子とを備えたことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115723A JPH02294115A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115723A JPH02294115A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294115A true JPH02294115A (ja) | 1990-12-05 |
Family
ID=14669531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115723A Pending JPH02294115A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612601B2 (en) * | 2002-01-28 | 2009-11-03 | Renesas Technology Corporation | Semiconductor integrated circuit device |
-
1989
- 1989-05-08 JP JP1115723A patent/JPH02294115A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612601B2 (en) * | 2002-01-28 | 2009-11-03 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US8063691B2 (en) | 2002-01-28 | 2011-11-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US8222945B2 (en) | 2002-01-28 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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