JPH04199245A - 主記憶キー制御方法 - Google Patents
主記憶キー制御方法Info
- Publication number
- JPH04199245A JPH04199245A JP2317783A JP31778390A JPH04199245A JP H04199245 A JPH04199245 A JP H04199245A JP 2317783 A JP2317783 A JP 2317783A JP 31778390 A JP31778390 A JP 31778390A JP H04199245 A JPH04199245 A JP H04199245A
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- Japan
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- main memory
- main storage
- key
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置における主記憶キー制御方式に関
し、特にメモリ系の速度が主記憶キーメモリの参照によ
って制限を受けないようにした主記憶キー制御方式に関
するものである。
し、特にメモリ系の速度が主記憶キーメモリの参照によ
って制限を受けないようにした主記憶キー制御方式に関
するものである。
従来の装置は、特開昭５７−３３４９４号公報に記載の
ように、主記憶上のあらかじめ定められた単位ごとに設
けられた主記憶キーを主記憶キーメモリに保持し、該主
記憶キーにより記憶保護制御を行なうデータ処理システ
ムにおいて、（イ）処理装置から主記憶キーメモリへの
リクエストを受付け、該リクエストの種類、キーメモリ
アドレスおよびキーメモリへの書込みデータを格納する
複数のレジスタと、（ロ）該レジスタに対応してもうけ
られ、該レジスタの内容の有効性を示す有効フラグと、
（ハ）該レジスタに対応してもうけられ、該レジスタの
内容についての処理状態を示す処理状態フラグと、（ニ
）上記処理装置から送られてくる上記すクエストの種類
、キーメモリアドレスおよびキーメ、モリへの書込みデ
ータをそれぞれ上記複数のレジスタの内容と比較する比
較回路とをそなえ、上記処理装置からのリクエストが上
記主記憶キーメモリへの書込みを示し、該リフニスにお
けるキーメモリアドレス、リクエストの種類およびキー
メモリへの書込みデータのすべてが上記複数のレジスタ
のいずれかの内容と上記比較回路で一致がとれたときは
、当該リクエストを無視し、上記比較回路で一致がとれ
なかった場合は当該リクエストを受付けるとなっていた
。
ように、主記憶上のあらかじめ定められた単位ごとに設
けられた主記憶キーを主記憶キーメモリに保持し、該主
記憶キーにより記憶保護制御を行なうデータ処理システ
ムにおいて、（イ）処理装置から主記憶キーメモリへの
リクエストを受付け、該リクエストの種類、キーメモリ
アドレスおよびキーメモリへの書込みデータを格納する
複数のレジスタと、（ロ）該レジスタに対応してもうけ
られ、該レジスタの内容の有効性を示す有効フラグと、
（ハ）該レジスタに対応してもうけられ、該レジスタの
内容についての処理状態を示す処理状態フラグと、（ニ
）上記処理装置から送られてくる上記すクエストの種類
、キーメモリアドレスおよびキーメ、モリへの書込みデ
ータをそれぞれ上記複数のレジスタの内容と比較する比
較回路とをそなえ、上記処理装置からのリクエストが上
記主記憶キーメモリへの書込みを示し、該リフニスにお
けるキーメモリアドレス、リクエストの種類およびキー
メモリへの書込みデータのすべてが上記複数のレジスタ
のいずれかの内容と上記比較回路で一致がとれたときは
、当該リクエストを無視し、上記比較回路で一致がとれ
なかった場合は当該リクエストを受付けるとなっていた
。
上記従来技術はマルチプロセッサについて配慮がされて
おらず、記憶制御装置に保有できる比較用レジスタの数
を越えて処理装置が記憶制御装置に接続された場合１本
来の目的であるレジスタの比較により一致した場合は当
該リクエストを無視するということができず、メモリ系
の動作速度が主記憶キーメモリの参照によって制限を受
けないようにすることができないという問題があった。
おらず、記憶制御装置に保有できる比較用レジスタの数
を越えて処理装置が記憶制御装置に接続された場合１本
来の目的であるレジスタの比較により一致した場合は当
該リクエストを無視するということができず、メモリ系
の動作速度が主記憶キーメモリの参照によって制限を受
けないようにすることができないという問題があった。
本発明の目的は、処理装置内にページクロス判定回路を
そなえ、処理装置が増加した場合でも、処理装置が１個
の場合と同等の効果を上げることができ、（すなわち主
記憶の同一ページに連続してアクセスするのは処理装置
単位によることが多く処理装置単位の該判定回路により
検出されるリクエストの同一ページの可能性が大きい）
メモリ系の動作速度が主記憶キーメモリの参照によって
制限を受けないようにした主記憶キー制御方式を提供す
ることにある。
そなえ、処理装置が増加した場合でも、処理装置が１個
の場合と同等の効果を上げることができ、（すなわち主
記憶の同一ページに連続してアクセスするのは処理装置
単位によることが多く処理装置単位の該判定回路により
検出されるリクエストの同一ページの可能性が大きい）
メモリ系の動作速度が主記憶キーメモリの参照によって
制限を受けないようにした主記憶キー制御方式を提供す
ることにある。
上記目的を達成するため、本発明においては、各処理装
置内に主記憶アクセスリクエストがページクロスするか
否かのページクロス判定回路をそなえページクロスしな
い場合は主記憶アクセスに伴う主記憶キーアクセスを抑
止し、又上記判定している時に他処理装置から主記憶キ
ーを書き替えられた場合は、当該抑止信号を抑止するこ
とによりマルチプロセッサ構成においても、効果的にメ
モリ系の動作速度が主記憶キーメモリの参照によって制
限を受けないようにしたものである。
置内に主記憶アクセスリクエストがページクロスするか
否かのページクロス判定回路をそなえページクロスしな
い場合は主記憶アクセスに伴う主記憶キーアクセスを抑
止し、又上記判定している時に他処理装置から主記憶キ
ーを書き替えられた場合は、当該抑止信号を抑止するこ
とによりマルチプロセッサ構成においても、効果的にメ
モリ系の動作速度が主記憶キーメモリの参照によって制
限を受けないようにしたものである。
前記手段によれば、処理装置からの主記憶アクセス及び
それに伴う主記憶キー参照終了までの時間が、ページク
ロス判定回路によって、ページクロスしない場合、主記
憶アクセスに伴う主記憶キーの参照が抑止されることに
より短縮される。
それに伴う主記憶キー参照終了までの時間が、ページク
ロス判定回路によって、ページクロスしない場合、主記
憶アクセスに伴う主記憶キーの参照が抑止されることに
より短縮される。
更に、ページクロス判定回路を処理装置単位にそなえた
ことにより、処理装置が増加した場合でもそれぞれのペ
ージクロス判定回路によりページクロスを判定するため
に、効果的にメモリ系の動作速度が主記憶キーメモリの
参照によって制限されない。
ことにより、処理装置が増加した場合でもそれぞれのペ
ージクロス判定回路によりページクロスを判定するため
に、効果的にメモリ系の動作速度が主記憶キーメモリの
参照によって制限されない。
以下１本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は本発明による実施例の主記憶キー制御方式のブ
ロック図であり、図中、１−１〜ｌ−ｎは処理装置、２
は記憶制御装置、３は処理装置から記憶制御装置へのア
ドレスレジスタ、４はページクロス判定回路、５のＫＳ
ＮＲはページクロスがない場合に主記憶キーアクセスを
抑止するための制御レジスタ、６は他処理装置からの主
記憶キーアクセスに伴うＫＳＮＲを無効化するための制
御回路、７−１〜７− ｎはＫＳＮＲを無効化するため
のレジスタ、８，９はＡＮＤ回路である。
ロック図であり、図中、１−１〜ｌ−ｎは処理装置、２
は記憶制御装置、３は処理装置から記憶制御装置へのア
ドレスレジスタ、４はページクロス判定回路、５のＫＳ
ＮＲはページクロスがない場合に主記憶キーアクセスを
抑止するための制御レジスタ、６は他処理装置からの主
記憶キーアクセスに伴うＫＳＮＲを無効化するための制
御回路、７−１〜７− ｎはＫＳＮＲを無効化するため
のレジスタ、８，９はＡＮＤ回路である。
第２図は本発明を適用しうるデータ処理システムの一例
である。第３図はキーメモリの一語の形式である。アク
セスキーは処理装置内のキーと比較され、一致した場合
のみ、そのページの参照が許される。Ｒビットはそのペ
ージの主記憶が参照された場合に１′となる。Ｃビット
はそのページの主記憶が変更された場合に１′となる。
である。第３図はキーメモリの一語の形式である。アク
セスキーは処理装置内のキーと比較され、一致した場合
のみ、そのページの参照が許される。Ｒビットはそのペ
ージの主記憶が参照された場合に１′となる。Ｃビット
はそのページの主記憶が変更された場合に１′となる。
今、処理装置から主記憶へのリクエストが例えばＶＦ（
ベクトルフェッチ）が発行されたとすると、（ＶＦは同
一ページ内の主記憶を連続的に読み出すことが非常に多
い）まず最初に３のアドレスレジスタにＡ、のアドレス
が格納されその後２の記憶制御装置にアドレスが転送さ
れる０次に３にＡ２のアドレスが格納され、２の記憶制
御装置に転送されるが、この特売のＡ１のアドレスとＡ
２のアドレスとがページクロス判定回路により判定され
ページクロスしない場合、Ｋ、 Ｓ Ｎ Ｒ＝ １どし
、メモリアクセスに伴う主記憶キーアクセスを抑止する
ことによりメモリ系の動作速度が主記憶キーメモリの参
照によって制限を受けないようにすることができる。更
に処理装置が増えた場合には有効な効果が得られる。す
なわち同一ページ内の主記憶を連続的に読み出すのは処
理装置単位によるため、処理装置１−１では上記の様に
判定を行ない、処理袋Ｗ］−２がＢページの主記憶を連
続的に読み出す場合、１−２のページクロス判定回路に
よって判定し、処理装置１−３ではそのページクロス判
定回路にて判定するように、それぞれのページクロス判
定回路によって判定し主記憶アクセスに伴う主記憶キー
参照を抑止する。そうすることにより処理装置が増えた
場合でも効果的に主記憶アクセスに伴う主記憶キー参照
を抑止することにより、メモリ系の動作速度の短縮を実
現するものである。尚、処理装置がページクロス判定し
２ている時、他処理装置より主記憶キーを直接書き替え
た場合はすなわちＳＳＫ命令、ＲＲＢ命令によりＲビッ
トを０′に書き換えた場合は６の制御回路により７−１
〜７−ｎのレジスタエＮＨＫＳＮＲをセットし処理装置
の該判定回路においてページクロスがない場合でも主記
憶キーアクセスリクエストの抑止を一旦止め（主記憶キ
ーをアクセスし再びＲを１′に書き換え）その後はＩＮ
ＨＫＳＮＲをリセットし後続のリクエストは主記憶キー
をアクセスしない様にする。
ベクトルフェッチ）が発行されたとすると、（ＶＦは同
一ページ内の主記憶を連続的に読み出すことが非常に多
い）まず最初に３のアドレスレジスタにＡ、のアドレス
が格納されその後２の記憶制御装置にアドレスが転送さ
れる０次に３にＡ２のアドレスが格納され、２の記憶制
御装置に転送されるが、この特売のＡ１のアドレスとＡ
２のアドレスとがページクロス判定回路により判定され
ページクロスしない場合、Ｋ、 Ｓ Ｎ Ｒ＝ １どし
、メモリアクセスに伴う主記憶キーアクセスを抑止する
ことによりメモリ系の動作速度が主記憶キーメモリの参
照によって制限を受けないようにすることができる。更
に処理装置が増えた場合には有効な効果が得られる。す
なわち同一ページ内の主記憶を連続的に読み出すのは処
理装置単位によるため、処理装置１−１では上記の様に
判定を行ない、処理袋Ｗ］−２がＢページの主記憶を連
続的に読み出す場合、１−２のページクロス判定回路に
よって判定し、処理装置１−３ではそのページクロス判
定回路にて判定するように、それぞれのページクロス判
定回路によって判定し主記憶アクセスに伴う主記憶キー
参照を抑止する。そうすることにより処理装置が増えた
場合でも効果的に主記憶アクセスに伴う主記憶キー参照
を抑止することにより、メモリ系の動作速度の短縮を実
現するものである。尚、処理装置がページクロス判定し
２ている時、他処理装置より主記憶キーを直接書き替え
た場合はすなわちＳＳＫ命令、ＲＲＢ命令によりＲビッ
トを０′に書き換えた場合は６の制御回路により７−１
〜７−ｎのレジスタエＮＨＫＳＮＲをセットし処理装置
の該判定回路においてページクロスがない場合でも主記
憶キーアクセスリクエストの抑止を一旦止め（主記憶キ
ーをアクセスし再びＲを１′に書き換え）その後はＩＮ
ＨＫＳＮＲをリセットし後続のリクエストは主記憶キー
をアクセスしない様にする。
以上、詳細に説明したように１本発明の主記憶キー制御
方式は、処理装置が主記憶アクセス凝析う場合、主記憶
アクセスに伴う主記憶キーアクセスを抑止することによ
りメモリ系の動作速度が主記憶キーメモリの参照によっ
て制限を受けない効果がある。更に処理装置が増えた場
合でも、本発明ではページクロス判定回路を処理装置内
にそなえているために格別なハードウェアの増加なしに
処理装置が１つの時と同等の効果がある。
方式は、処理装置が主記憶アクセス凝析う場合、主記憶
アクセスに伴う主記憶キーアクセスを抑止することによ
りメモリ系の動作速度が主記憶キーメモリの参照によっ
て制限を受けない効果がある。更に処理装置が増えた場
合でも、本発明ではページクロス判定回路を処理装置内
にそなえているために格別なハードウェアの増加なしに
処理装置が１つの時と同等の効果がある。
第１図は本発明による実施例の主記憶キー制御方式のブ
ロック図、第２図は本発明を適用しうるデータ処理シス
テムの一例を示す図、第３図はキーメモリの一語の形式
を示す図である。 １−１〜１−ｎ・・・処理装置、２・・記憶制御装置、
３・アドレスレジスタ、４・・ページクロス判定回路、
５・・制御レジスタ、６・・・制御回路。 集１図
ロック図、第２図は本発明を適用しうるデータ処理シス
テムの一例を示す図、第３図はキーメモリの一語の形式
を示す図である。 １−１〜１−ｎ・・・処理装置、２・・記憶制御装置、
３・アドレスレジスタ、４・・ページクロス判定回路、
５・・制御レジスタ、６・・・制御回路。 集１図
Claims (1)
- １、主記憶上のあらかじめ定められた単位（ページ）ご
とに設けられた主記憶キーを主記憶キーメモリに保持し
該主記憶キーにより記憶保護制御を行うデータ処理シス
テムにおいて、処理装置内に主記憶アクセスリクエスト
がページクロス（連続リクエストにおいて前後のリクエ
ストが異なるページをアクセスする）するか否かのペー
ジクロス判定回路をそなえ、上記判定回路の結果が他処
理装置の動作により有効であるか示す回路を各処理装置
対応に設け上記処理装置からの主記憶キーアクセスが同
一ページに対して行なわれ、かつ他処理装置の動作によ
り判定回路の結果が無効にならない場合に主記憶キーを
アクセスしない様にすることにより、メモリ系の動作速
度が主記憶キー参照によって制限を受けないことを特徴
とする主記憶キー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317783A JP3047992B2 (ja) | 1990-11-26 | 1990-11-26 | 主記憶キー制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317783A JP3047992B2 (ja) | 1990-11-26 | 1990-11-26 | 主記憶キー制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199245A true JPH04199245A (ja) | 1992-07-20 |
| JP3047992B2 JP3047992B2 (ja) | 2000-06-05 |
Family
ID=18091996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317783A Expired - Lifetime JP3047992B2 (ja) | 1990-11-26 | 1990-11-26 | 主記憶キー制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047992B2 (ja) |
-
1990
- 1990-11-26 JP JP2317783A patent/JP3047992B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3047992B2 (ja) | 2000-06-05 |
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