JPH04199608A - Ｓｏｉウエハの製造方法 - Google Patents
Ｓｏｉウエハの製造方法Info
- Publication number
- JPH04199608A JPH04199608A JP32597390A JP32597390A JPH04199608A JP H04199608 A JPH04199608 A JP H04199608A JP 32597390 A JP32597390 A JP 32597390A JP 32597390 A JP32597390 A JP 32597390A JP H04199608 A JPH04199608 A JP H04199608A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor substrate
- oxygen
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
絶縁層上に半導体層が在る半導体ウェハ、即ち、ＳＯＩ
ウェハを製造する方法の改良に関し、簡単な手段を採る
ことに依り、Ｓｉ半導体基板と下地の酸化膜との界面を
実際の貼り合わせ界面とは異なった位置、即ち、Ｓｉ半
導体基板内に生成させ、貼り合わせ界面に於ける状態の
不安定や重金属などの不純物が半導体装置に悪影響を与
えるのを回避することを目的とし、 過剰な酸素が導入された酸素過剰層を表面にもつ絶縁膜
で覆われたＳｉ半導体支持基板とＳｉ半導体基板を対向
して密着させ且つ熱処理を行って該酸素を該Ｓｉ半導体
基板に拡散させて酸化物膜を生成させると共にＳｉ半導
体支持基板とＳｉ半導体基板とを貼り合わせ、次いで、
前記Ｓｉ半導体基板の薄膜化を行ってＳｉ半導体活性層
とする工程が含まれてなるよう構成する。
ウェハを製造する方法の改良に関し、簡単な手段を採る
ことに依り、Ｓｉ半導体基板と下地の酸化膜との界面を
実際の貼り合わせ界面とは異なった位置、即ち、Ｓｉ半
導体基板内に生成させ、貼り合わせ界面に於ける状態の
不安定や重金属などの不純物が半導体装置に悪影響を与
えるのを回避することを目的とし、 過剰な酸素が導入された酸素過剰層を表面にもつ絶縁膜
で覆われたＳｉ半導体支持基板とＳｉ半導体基板を対向
して密着させ且つ熱処理を行って該酸素を該Ｓｉ半導体
基板に拡散させて酸化物膜を生成させると共にＳｉ半導
体支持基板とＳｉ半導体基板とを貼り合わせ、次いで、
前記Ｓｉ半導体基板の薄膜化を行ってＳｉ半導体活性層
とする工程が含まれてなるよう構成する。
〔産業上の利用分野］
本発明は、絶縁層上に半導体層が在る半導体つ１／’ｔ
、即ち、ＳＯＩ （ｓｉｌｉｃｏｎ ｏｎ １ｎ
ｓｕｌａｔｏｒ）ウェハを製造する方法の改良に関する
。
、即ち、ＳＯＩ （ｓｉｌｉｃｏｎ ｏｎ １ｎ
ｓｕｌａｔｏｒ）ウェハを製造する方法の改良に関する
。
ＳＯＩ構造を利用した半導体装置は、接合容量及び配線
容量が低減されるので、素子特性を向上させることがで
き、また、表面から絶縁層に達する絶縁分離領域を形成
することで雑音に対する耐性を高めることができる。
容量が低減されるので、素子特性を向上させることがで
き、また、表面から絶縁層に達する絶縁分離領域を形成
することで雑音に対する耐性を高めることができる。
このようなＳＯＩ構造のなかでも、素子が作り込まれる
活性層の結晶性、或いは、従来からの半導体装置の製造
プロセスとの整合性などの面から貼り合わせＳＯＩウェ
ハが注目されているのであるが、未だ、解決しなければ
ならない問題を抱えている。
活性層の結晶性、或いは、従来からの半導体装置の製造
プロセスとの整合性などの面から貼り合わせＳＯＩウェ
ハが注目されているのであるが、未だ、解決しなければ
ならない問題を抱えている。
第５図乃至第８図は高速バイポーラ半導体装置を製造す
る場合に用いて好適なＳＯＩウエノ＼を作成する従来の
技術を説明する為の工程要所に於けるＳＯＩウェハの要
部切断側面図を表し、以下、これ等の図を参照しつつ解
説する。尚、ＳＯ■ウェハの場合、基本的には、Ｓｉ半
導体基板とＳｉ半導体支持基板とを貼り合わせるのであ
るが、その貼り合わせを行う前の段階でＳｉ半導体基板
及びＳｉ半導体支持基板にそれぞれ別個に施す処理や加
工は、どちらの基板について先に行うかは任意であり、
また、同時であっても良いことは勿論である。
る場合に用いて好適なＳＯＩウエノ＼を作成する従来の
技術を説明する為の工程要所に於けるＳＯＩウェハの要
部切断側面図を表し、以下、これ等の図を参照しつつ解
説する。尚、ＳＯ■ウェハの場合、基本的には、Ｓｉ半
導体基板とＳｉ半導体支持基板とを貼り合わせるのであ
るが、その貼り合わせを行う前の段階でＳｉ半導体基板
及びＳｉ半導体支持基板にそれぞれ別個に施す処理や加
工は、どちらの基板について先に行うかは任意であり、
また、同時であっても良いことは勿論である。
第５図参照
イオン注入法を通用することに依り、Ａｓなどのドーパ
ント・イオンをＳｉ半導体基板１に打ち込んで、不純物
導入層２を形成する。
ント・イオンをＳｉ半導体基板１に打ち込んで、不純物
導入層２を形成する。
第６図参照
熱酸化法を適用することに依り、Ｓｉ半導体支持基板３
にＳｉｎ、からなる絶縁膜４を形成する。
にＳｉｎ、からなる絶縁膜４を形成する。
第７図参照
不純物導入層２をもつＳｉ半導体基板１と絶縁ｗＡ４を
もつＳｉ半導体支持基板３とを不純物導入層２と絶縁膜
４とが対向するようにして貼り合わせる。
もつＳｉ半導体支持基板３とを不純物導入層２と絶縁膜
４とが対向するようにして貼り合わせる。
第８図参照
Ｓｉ半導体基板１を研削及び研磨することで薄膜化され
たＳｉ半導体活性層１′を得る。
たＳｉ半導体活性層１′を得る。
一般に、絶縁膜４はＳｉ半導体活性層１′の母体である
Ｓｉ軍導体基板１側に形成するか、或いは、Ｓｉ半導体
基板１とＳｉ半導体支持基板３との両方に形成すること
が多い。
Ｓｉ軍導体基板１側に形成するか、或いは、Ｓｉ半導体
基板１とＳｉ半導体支持基板３との両方に形成すること
が多い。
若し、Ｓｉ半導体支持基板３例のみに形成したとすると
、貼り合わせ界面は、前記従来の技術の説明に見られる
ように、Ｓｉ半導体活性層１′と絶縁ｗＡ４との界面そ
のものとなり、Ｓｉ半導体活性Ｉｌｌ’に半導体装置を
作り込んだ場合、その半導体装置の中に貼り合わせ界面
が入り込んだ状態となる。
、貼り合わせ界面は、前記従来の技術の説明に見られる
ように、Ｓｉ半導体活性層１′と絶縁ｗＡ４との界面そ
のものとなり、Ｓｉ半導体活性Ｉｌｌ’に半導体装置を
作り込んだ場合、その半導体装置の中に貼り合わせ界面
が入り込んだ状態となる。
本来、貼り合わせ界面は、文字通り、別体のものを貼り
合わせた面なのであるから、その界面には重金属などの
不純物が存在するなど、汚染される虞が極めて高いこと
は云うまでもない。
合わせた面なのであるから、その界面には重金属などの
不純物が存在するなど、汚染される虞が極めて高いこと
は云うまでもない。
従って、一般には、少なくとも半導体装置を作り込むべ
きＳｉ半導体活性層１′側を熱酸化して絶縁膜４を形成
するようにしている。そのようにした場合には、Ｓｉ半
導体活性層１′と絶縁膜４と界面は清浄であって、汚染
物などは全て絶縁膜４の表面に出てしまう。
きＳｉ半導体活性層１′側を熱酸化して絶縁膜４を形成
するようにしている。そのようにした場合には、Ｓｉ半
導体活性層１′と絶縁膜４と界面は清浄であって、汚染
物などは全て絶縁膜４の表面に出てしまう。
然しながら、ＳＯＩウェハに作り込むべき半導体装置の
種類に依っては、Ｓｉ半導体活性層１′の母体であるＳ
ｉ半導体基板１側を熱酸化することが常に可能であると
は限らない。
種類に依っては、Ｓｉ半導体活性層１′の母体であるＳ
ｉ半導体基板１側を熱酸化することが常に可能であると
は限らない。
前記例示した従来の技術の場合もＳｉ半導体基板１側に
絶縁膜４を形成することができないものの一つである。
絶縁膜４を形成することができないものの一つである。
即ち、そこで必要としているＳ０Ｉウェハは、バイポー
ラ半導体装置を組み込む為のものであるから、コレクタ
を引き出す為の埋め込み層を必要とするのであるが、こ
の埋め込み層を形成する為のイオン注入を行ってから、
即ち、不純物導入層２を形成してから熱酸化を行ったの
では、それが熱拡散されてしまって、その制御は容易で
はない、と言うよりも、むしろ、困難と言うべきである
。尚、Ｓｉ半導体基板１側に絶縁膜４を形成することが
できないケースは、前記事例のみでなく、他にも多くが
存在する。
ラ半導体装置を組み込む為のものであるから、コレクタ
を引き出す為の埋め込み層を必要とするのであるが、こ
の埋め込み層を形成する為のイオン注入を行ってから、
即ち、不純物導入層２を形成してから熱酸化を行ったの
では、それが熱拡散されてしまって、その制御は容易で
はない、と言うよりも、むしろ、困難と言うべきである
。尚、Ｓｉ半導体基板１側に絶縁膜４を形成することが
できないケースは、前記事例のみでなく、他にも多くが
存在する。
前記したようなことから、第５図乃至第８図Ｇこついて
説明した従来の技術では、Ｓｉ半導体支持基板３側に絶
縁膜４を形成してｐｓるのである力く、このようにした
場合、Ｓｉ半導体活性層１′と絶縁膜４との界面が貼り
合わせ界面そのものになることから、その界面の状態は
不安定であり、重金属などの不純物も溜まり易く、しか
も、そのようなことが半導体装置の特性に直接的に悪影
響を及ぼす虞がある。
説明した従来の技術では、Ｓｉ半導体支持基板３側に絶
縁膜４を形成してｐｓるのである力く、このようにした
場合、Ｓｉ半導体活性層１′と絶縁膜４との界面が貼り
合わせ界面そのものになることから、その界面の状態は
不安定であり、重金属などの不純物も溜まり易く、しか
も、そのようなことが半導体装置の特性に直接的に悪影
響を及ぼす虞がある。
本発明は、簡単な手段を採ることに依り、Ｓｉ半導体活
性層と下地の酸化膜との界面を実際の貼り合わせ界面と
は異なった位置、即ち、Ｓｉ半導体活性層内に生成させ
、貼り合わせ界面に於ける状態の不安定や重金属などの
不純物が半導体装置に悪影響を与えるのを回避しようと
する。
性層と下地の酸化膜との界面を実際の貼り合わせ界面と
は異なった位置、即ち、Ｓｉ半導体活性層内に生成させ
、貼り合わせ界面に於ける状態の不安定や重金属などの
不純物が半導体装置に悪影響を与えるのを回避しようと
する。
（課題を解決するための手段〕
本発明に依る３０１ウエハの製造方法に於し）では、
（１）過剰な酸素が導入された酸素過剰層（１１えｃｉ
１４Ａ）を表面にもった絶縁膜（例えば絶縁膜１４）で
覆われたＳｉ半導体支持基板（例えばＳｉ半導体支持基
板１３）並びにＳｉ半導体基板（例えばＳｉ半導体基板
１１）を対向して密着させ且つ熱処理を行って該酸素を
該Ｓｉ半導体基板に拡散させて酸化物膜（例えば酸化物
膜１１Ａ）を生成させると共にＳｉ半導体支持基板とＳ
ｉ半導体基板とを貼り合わせ、次１．ｚで、前記Ｓｉ半
導体基板の薄膜化を行ってＳｉ半導体活性層（例えばＳ
ｉ半導体活性層１１′）とする工程 が含まれてなるか、或いは、 （２）前記（１）に於いて、Ｓｉ半導体支持基板を覆う
絶縁膜の表面に酸素イオンを注入して酸素過剰層を生成
させること を特徴とするか、或いは、 （３）前記（１）に於いて、Ｓｉ半導体支持基板と貼り
合わせる側に於けるＳｉ半導体基板の表面に導電性を付
与する不純物層（例えばｎ型不純物層１２）を形成する
こと を特徴とする。
１４Ａ）を表面にもった絶縁膜（例えば絶縁膜１４）で
覆われたＳｉ半導体支持基板（例えばＳｉ半導体支持基
板１３）並びにＳｉ半導体基板（例えばＳｉ半導体基板
１１）を対向して密着させ且つ熱処理を行って該酸素を
該Ｓｉ半導体基板に拡散させて酸化物膜（例えば酸化物
膜１１Ａ）を生成させると共にＳｉ半導体支持基板とＳ
ｉ半導体基板とを貼り合わせ、次１．ｚで、前記Ｓｉ半
導体基板の薄膜化を行ってＳｉ半導体活性層（例えばＳ
ｉ半導体活性層１１′）とする工程 が含まれてなるか、或いは、 （２）前記（１）に於いて、Ｓｉ半導体支持基板を覆う
絶縁膜の表面に酸素イオンを注入して酸素過剰層を生成
させること を特徴とするか、或いは、 （３）前記（１）に於いて、Ｓｉ半導体支持基板と貼り
合わせる側に於けるＳｉ半導体基板の表面に導電性を付
与する不純物層（例えばｎ型不純物層１２）を形成する
こと を特徴とする。
〔作用］
前記手段を採ることで作成されたＳＯＩウェハに於いて
、Ｓｉ半導体活性層と下地の酸化膜との界面として作用
するのは、実際のＳｉ半導体活性層と酸化膜との界面で
はなく、その貼り合わせの熱処理時に酸化膜中の酸素イ
オン打ち込み層に於ける過剰な酸素がＳｉ半導体活性層
となるＳｉ半導体基板に拡散することで生成される酸化
物層とそのような酸素が入り込まずに残った半導体活性
層との界面となるものであり、換言すると、その界面は
Ｓｉ半導体基板内に新たに生成されるものである。従っ
て、その実質的な界面に於ける状態の不安定は皆無であ
り、そして、重金属などの不純物が溜まる虞も少なくな
いことから、半導体装置を製造した場合に特性が悪影響
を受けることは少なくなる。
、Ｓｉ半導体活性層と下地の酸化膜との界面として作用
するのは、実際のＳｉ半導体活性層と酸化膜との界面で
はなく、その貼り合わせの熱処理時に酸化膜中の酸素イ
オン打ち込み層に於ける過剰な酸素がＳｉ半導体活性層
となるＳｉ半導体基板に拡散することで生成される酸化
物層とそのような酸素が入り込まずに残った半導体活性
層との界面となるものであり、換言すると、その界面は
Ｓｉ半導体基板内に新たに生成されるものである。従っ
て、その実質的な界面に於ける状態の不安定は皆無であ
り、そして、重金属などの不純物が溜まる虞も少なくな
いことから、半導体装置を製造した場合に特性が悪影響
を受けることは少なくなる。
第１図乃至第４図は本発明一実施例を説明する為の工程
要所に於けるＳＯＩウェハの要部切断側面図を表し、以
下、これ等の図を参照しつつ詳細に解説する。
要所に於けるＳＯＩウェハの要部切断側面図を表し、以
下、これ等の図を参照しつつ詳細に解説する。
第１図参照
イオン注入法を適用することに依り、ドーズ量を例えば
５ Ｘ ｌ （ｌ ｌ５（ｃｉ＋−”） 、また、加速
エネルギを例えば６０ （ＫｅＶ）としてＳｉ半導体基
板１１にＡｓイオンの打ち込みを行ってｎ型不純物ｆｉ
１２を形成する。尚、このｎ型不純物層１２は必要に応
じて形成するものであって必須ではなく、不純物イオン
も必要に応じて選択され、Ａｓに限られるものではない
。また、打ち込まれたＡｓは、熱処理を受けた段階で活
性化されることは云うまでもない。
５ Ｘ ｌ （ｌ ｌ５（ｃｉ＋−”） 、また、加速
エネルギを例えば６０ （ＫｅＶ）としてＳｉ半導体基
板１１にＡｓイオンの打ち込みを行ってｎ型不純物ｆｉ
１２を形成する。尚、このｎ型不純物層１２は必要に応
じて形成するものであって必須ではなく、不純物イオン
も必要に応じて選択され、Ａｓに限られるものではない
。また、打ち込まれたＡｓは、熱処理を受けた段階で活
性化されることは云うまでもない。
第２図参照
熱酸化法を適用することに依り、Ｓｉ半導体支持基板１
３に厚さが例えば１［μｍ〕のＳｉＯ２からなる絶縁膜
１４を形成する。
３に厚さが例えば１［μｍ〕のＳｉＯ２からなる絶縁膜
１４を形成する。
イオン注入法を適用することに依り、ドーズ量を例えば
ｌ ｘ ｌ Ｑ Ｉ５（ａｍ−２） 、また、加速エネ
ルギを例えば２０ （ＫｅＶ）としてＳｉ半導体基板１
１と貼り合わせられる側の絶縁膜１４に酸素イオンの打
ち込みを行って、厚さが例えば５０（ｎｍ）である酸素
過剰層１４Ａを生成させる。
ｌ ｘ ｌ Ｑ Ｉ５（ａｍ−２） 、また、加速エネ
ルギを例えば２０ （ＫｅＶ）としてＳｉ半導体基板１
１と貼り合わせられる側の絶縁膜１４に酸素イオンの打
ち込みを行って、厚さが例えば５０（ｎｍ）である酸素
過剰層１４Ａを生成させる。
第３図参照
Ｓｉ半導体基板１１のｎ型不純物Ｎ１２及びＳｉ半導体
支持基板１３の酸素過剰層１４Ａとを対向させ、温度７
００ビＣ］の雰囲気で密着させ、次いで、温度を１００
０（”Ｃ）とした窒素雰囲気で３０（分〕間の熱処理を
施すことでＳｉ半導体基板１１とＳｉ半導体支持基板１
３とを貼り合わせる。
支持基板１３の酸素過剰層１４Ａとを対向させ、温度７
００ビＣ］の雰囲気で密着させ、次いで、温度を１００
０（”Ｃ）とした窒素雰囲気で３０（分〕間の熱処理を
施すことでＳｉ半導体基板１１とＳｉ半導体支持基板１
３とを貼り合わせる。
この貼り合わせに於ける前記熱処理の際、酸素過剰層１
４ＡからＳｉ半導体基板１１中に酸素が拡散されるので
、それに依る酸化物膜１１ＡがＳｉ半導体基板ｌｌ中に
生成される。尚、第３図に於いては、これに依って新た
に生成された界面を記号１５Ａで、実際の貼り合わせ界
面を記号１５Ｂで指示しである。
４ＡからＳｉ半導体基板１１中に酸素が拡散されるので
、それに依る酸化物膜１１ＡがＳｉ半導体基板ｌｌ中に
生成される。尚、第３図に於いては、これに依って新た
に生成された界面を記号１５Ａで、実際の貼り合わせ界
面を記号１５Ｂで指示しである。
第４図参照
ダイヤモンド砥石を利用してＳｉ半導体基板１１の研削
を行い、厚さを例えば１０〔μｍ〕程度とする。
を行い、厚さを例えば１０〔μｍ〕程度とする。
アミンの水溶液にコロイダル・シリカを僅かに混入して
研磨剤とし、また、不織布からなる研磨布を用い、Ｓｉ
半導体基板１１の研削面を研磨して厚さ例えば３〔μｍ
〕のＳｉ半導体活性層ｉｉ’ とする。
研磨剤とし、また、不織布からなる研磨布を用い、Ｓｉ
半導体基板１１の研削面を研磨して厚さ例えば３〔μｍ
〕のＳｉ半導体活性層ｉｉ’ とする。
前記したところから明らかであるが、作成されたＳＯＩ
ウェハに於いて、半導体装置の動作に関与するＳｉ半導
体活性１１ｉ１１’ と酸化膜との実質的な界面は、Ｓ
ｉ半導体活性層１１′中に新たに生成されん界面１５Ａ
であって、貼り合わせ界面１５Ｂとは異なった位置にあ
り、貼り合わせ界面１５Ｂが半導体装置の中の構成要素
になることはない。
ウェハに於いて、半導体装置の動作に関与するＳｉ半導
体活性１１ｉ１１’ と酸化膜との実質的な界面は、Ｓ
ｉ半導体活性層１１′中に新たに生成されん界面１５Ａ
であって、貼り合わせ界面１５Ｂとは異なった位置にあ
り、貼り合わせ界面１５Ｂが半導体装置の中の構成要素
になることはない。
本発明に依るＳＯＩウェハの製造方法に於いては、酸素
過剰層を表面にもった絶縁膜で覆われたＳｉ半導体支持
基板並びにＳｉ半導体基板を対向して密着させ、熱処理
を行って酸素を該Ｓｉ半導体基板に拡散させて酸化物膜
を生成させると共にＳｉ半導体支持基板とＳｉ半導体基
板とを貼り合わせ、Ｓｉ半導体基板の研削及び研磨を行
って薄膜のＳｉ半導体活性層としている。
過剰層を表面にもった絶縁膜で覆われたＳｉ半導体支持
基板並びにＳｉ半導体基板を対向して密着させ、熱処理
を行って酸素を該Ｓｉ半導体基板に拡散させて酸化物膜
を生成させると共にＳｉ半導体支持基板とＳｉ半導体基
板とを貼り合わせ、Ｓｉ半導体基板の研削及び研磨を行
って薄膜のＳｉ半導体活性層としている。
前記構成を採ることで作成されたＳＯＩウェハに於いて
、３１半導体活性層と下地の酸化膜との界面として作用
するのは、実際のＳｉ半導体活性層と酸化膜との界面で
はなく、その貼り合わせの熱処理時に酸化膜中の酸素イ
オン打ち込み層に於ける過剰な酸素がＳｉ半導体活性層
となるＳｉ半導体基板に拡散することで生成される酸化
物層とそのような酸素が入り込まずに残った半導体活性
層との界面となるものであり、換言すると、その界面は
Ｓｉ半導体基板内に新たに生成されるものである。従っ
て、その実質的な界面に於ける状態の不安定は皆無であ
り、そして、重金属などの不純物が溜まるおそれも少な
くないことから、半導体装置を製造した場合に特性が悪
影響を受けることは少なくなる。
、３１半導体活性層と下地の酸化膜との界面として作用
するのは、実際のＳｉ半導体活性層と酸化膜との界面で
はなく、その貼り合わせの熱処理時に酸化膜中の酸素イ
オン打ち込み層に於ける過剰な酸素がＳｉ半導体活性層
となるＳｉ半導体基板に拡散することで生成される酸化
物層とそのような酸素が入り込まずに残った半導体活性
層との界面となるものであり、換言すると、その界面は
Ｓｉ半導体基板内に新たに生成されるものである。従っ
て、その実質的な界面に於ける状態の不安定は皆無であ
り、そして、重金属などの不純物が溜まるおそれも少な
くないことから、半導体装置を製造した場合に特性が悪
影響を受けることは少なくなる。
第１図乃至第４図は本発明一実施例を説明する為の工程
要所に於けるＳ○■ウェハの要部切断側面図、第５図乃
至第８図は従来例を説明する為の工程要所に於けるＳＯ
Ｉウェハの要部切断側面図をそれぞれ表している。 図に於いて、１１はＳｉ半導体基板、ＩＩＡは酸化物膜
、１２はｎ型不純物層、１３は３１半導体支持基板、１
４は絶縁膜、１４Ａは酸素過剰層、１５Ａ及び１５Ｂは
界面をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − １１・３１半導体基板 第１図 第２図 １１’： Ｓ ｉ半導体活性層 を 第４図 第５図 第６図
要所に於けるＳ○■ウェハの要部切断側面図、第５図乃
至第８図は従来例を説明する為の工程要所に於けるＳＯ
Ｉウェハの要部切断側面図をそれぞれ表している。 図に於いて、１１はＳｉ半導体基板、ＩＩＡは酸化物膜
、１２はｎ型不純物層、１３は３１半導体支持基板、１
４は絶縁膜、１４Ａは酸素過剰層、１５Ａ及び１５Ｂは
界面をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − １１・３１半導体基板 第１図 第２図 １１’： Ｓ ｉ半導体活性層 を 第４図 第５図 第６図
Claims (3)
- （１）過剰な酸素が導入された酸素過剰層を表面にもつ
絶縁膜で覆われたＳｉ半導体支持基板並びにＳｉ半導体
基板を対向して密着させ且つ熱処理を行って該酸素を該
Ｓｉ半導体基板に拡散させて酸化物膜を生成させると共
にＳｉ半導体支持基板とＳｉ半導体基板とを貼り合わせ
、 次いで、前記Ｓｉ半導体基板の薄膜化を行ってＳｉ半導
体活性層とする工程 が含まれてなることを特徴とするＳＯＩウェハの製造方
法。 - （２）Ｓｉ半導体支持基板を覆う絶縁膜の表面に酸素イ
オンを注入して酸素過剰層を生成させること を特徴とする請求項１記載のＳＯＩウェハの製造方法。 - （３）Ｓｉ半導体支持基板と貼り合わせる側に於けるＳ
ｉ半導体基板の表面に導電性を付与する不純物層を形成
すること を特徴とする請求項１記載のＳＯＩウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32597390A JPH04199608A (ja) | 1990-11-29 | 1990-11-29 | Ｓｏｉウエハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32597390A JPH04199608A (ja) | 1990-11-29 | 1990-11-29 | Ｓｏｉウエハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199608A true JPH04199608A (ja) | 1992-07-20 |
Family
ID=18182663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32597390A Pending JPH04199608A (ja) | 1990-11-29 | 1990-11-29 | Ｓｏｉウエハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136108A (ja) * | 1991-11-08 | 1993-06-01 | Shin Etsu Handotai Co Ltd | Ｓｏｉ基板の製造方法 |
| JPH06104153A (ja) * | 1992-03-16 | 1994-04-15 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| JP2013171951A (ja) * | 2012-02-20 | 2013-09-02 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2015103785A (ja) * | 2013-11-28 | 2015-06-04 | 京セラ株式会社 | 受発光素子の製造方法 |
-
1990
- 1990-11-29 JP JP32597390A patent/JPH04199608A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136108A (ja) * | 1991-11-08 | 1993-06-01 | Shin Etsu Handotai Co Ltd | Ｓｏｉ基板の製造方法 |
| JPH06104153A (ja) * | 1992-03-16 | 1994-04-15 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| JP2013171951A (ja) * | 2012-02-20 | 2013-09-02 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2015103785A (ja) * | 2013-11-28 | 2015-06-04 | 京セラ株式会社 | 受発光素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2806277B2 (ja) | 半導体装置及びその製造方法 | |
| US5780353A (en) | Method of doping trench sidewalls before trench etching | |
| JPH05251292A (ja) | 半導体装置の製造方法 | |
| US5897362A (en) | Bonding silicon wafers | |
| JPH01106466A (ja) | 半導体装置の製造方法 | |
| JPH03165577A (ja) | 半導体デバイスとその製造方法 | |
| TWI295078B (en) | Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer | |
| EP0323549B1 (en) | Bipolar semiconductor device having a conductive recombination layer | |
| JP5194508B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| JPH1032209A (ja) | Ｓｏｉウエハおよびその製造方法ならびにそのｓｏｉウエハを用いた半導体集積回路装置 | |
| JPH0878645A (ja) | シリコン半導体ウェーハ及びその製造方法 | |
| JPH10242154A (ja) | 薄膜半導体基板の表面処理方法 | |
| JPH04199608A (ja) | Ｓｏｉウエハの製造方法 | |
| JPH05129258A (ja) | 半導体ウエハの製造方法および半導体集積回路装置の製造方法 | |
| US4881115A (en) | Bipolar semiconductor device having a conductive recombination layer | |
| JP3452123B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH02252265A (ja) | 半導体基板の製法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JP3484961B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH11330437A (ja) | Ｓｏｉ基板とその製造方法 | |
| CN118633150A (zh) | 用于制造双绝缘体上半导体结构的方法 | |
| JPH0472631A (ja) | 半導体基板およびその製造方法 | |
| JP2001144273A (ja) | 半導体装置の製造方法 | |
| JP3295171B2 (ja) | 半導体基板の製造方法 | |
| JPH09306920A (ja) | 半導体集積回路装置およびその製造方法 |