JPH04204276A - Input circuit - Google Patents
Input circuitInfo
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- JPH04204276A JPH04204276A JP2337453A JP33745390A JPH04204276A JP H04204276 A JPH04204276 A JP H04204276A JP 2337453 A JP2337453 A JP 2337453A JP 33745390 A JP33745390 A JP 33745390A JP H04204276 A JPH04204276 A JP H04204276A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル集積回路における入力回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention relates to an input circuit in a digital integrated circuit.
第２図、第３図は従来のテストモード切り換えを行う場
合の入力回路である。FIGS. 2 and 3 show input circuits for conventional test mode switching.
第２図において、入力端子−２よりノーマルモート時に
ＤＣ固定となる入力端子の集積回路！内に３レベル検出
回路３を設けている。３レベル検出回路３は比較器を用
いたり、スレッノヨルトレベルの異なるインバータを２
個用いたりすることにより構成することかできる。例え
ばテストモート時において、ハイとローの中間レベルを
入力端子２に入力することにより、３レベル検出回路３
でテストモードと判定し、内部状態をテストモートに設
定する。また、第３図において、この図は簡単な例であ
るが、入力端子２の兼用を行わずに、テストモード切換
入力端子１３を設けて集積回路ｌの内部状態をテストモ
ードに設定する。In Figure 2, the integrated circuit whose input terminal is fixed to DC during normal mode from input terminal -2! A three-level detection circuit 3 is provided inside. The 3-level detection circuit 3 uses a comparator or connects 2 inverters with different levels.
It can be configured by using individual units. For example, during test mode, by inputting an intermediate level between high and low to the input terminal 2, the 3-level detection circuit 3
It is determined that it is in test mode and the internal state is set to test mode. Further, in FIG. 3, although this figure is a simple example, a test mode switching input terminal 13 is provided without using the input terminal 2, and the internal state of the integrated circuit 1 is set to the test mode.
従来の集積回路の入力回路は以上のように構成されてい
たので、テストモードの切り換えを行うには、第２図に
示した様に比較器を用いたり、スレッショルドの異なる
インバータを用いなければならず、回路構成か複雑にな
り、素子のパラメータ制御をコントロールするなとの問
題点かあった。Conventional integrated circuit input circuits are configured as described above, so in order to switch test modes, it is necessary to use a comparator or an inverter with a different threshold as shown in Figure 2. First, the circuit configuration became complicated, and there were problems with controlling the parameter control of the elements.
また、第３図の様な構成にするとテストモート切換専用
の入力端子を設けなければならず、集積回路の端子が増
えるという問題点があった。Furthermore, if the configuration is as shown in FIG. 3, it is necessary to provide an input terminal exclusively for switching the test mode, resulting in the problem that the number of terminals of the integrated circuit increases.
この発明は上記のような問題点を解消するためになされ
たもので、簡単な回路構成により集積回路の端子を増や
すことなく、テストモードの切り換えが行える入力回路
を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and it is an object of the present invention to provide an input circuit that can switch test modes with a simple circuit configuration without increasing the number of terminals of an integrated circuit.
この発明に係る入力回路は、ノーマルモード時にＤＣ固
定となる入力端子に動作クロックを印加することにより
、テストモードの切り換えを行うようにしたものである
。The input circuit according to the present invention switches the test mode by applying an operating clock to the input terminal which is fixed to DC in the normal mode.
この発明における入力回路は、ノーマルモード時にＤＣ
固定となる入力端子に動作クロックを印加することによ
り、テストモードと判定する回路を内蔵し、アナログ回
路を用いないで簡単なディジタル回路にて切り換える。The input circuit in this invention has a DC
It has a built-in circuit that determines test mode by applying an operating clock to a fixed input terminal, and switches using a simple digital circuit without using an analog circuit.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
図において、＋１１は集積回路、（２＋ ＋３１は入力
端子、＋４１ （５）はＤ−フリップフロップ、（６１
（７１はインバータ、（８）はＡＮＤ、（９）〜αυは
集積回路内部への出力である。In the figure, +11 is an integrated circuit, (2+) +31 is an input terminal, +41 (5) is a D-flip-flop, (61
(71 is an inverter, (8) is an AND, and (9) to αυ are outputs to the inside of the integrated circuit.
次に動作について説明する。ノーマルモード時にＤＣ固
定となる入力端子２に、集積回路ｌか動作するクロック
を入力する。入力端子３は動作クロック入力端子であり
、入力端子２に印加したものと同一のクロックか入力さ
れている。Next, the operation will be explained. A clock for operating the integrated circuit 1 is input to the input terminal 2 which is fixed to DC in the normal mode. Input terminal 3 is an operating clock input terminal, and the same clock as that applied to input terminal 2 is input thereto.
Ｄ−フリップフロップ４においては、クロックと同相の
データが入力されるため、出力はノ１イレベルとなる。Since data in phase with the clock is input to the D-flip-flop 4, the output is at the 1 level.
また、Ｄ−フリップフロップ５においては、クロックが
インバータ６によって反転しているため、データとの位
相か反転し出力はローとなる。この出力をインバータ７
により反転しＤ−フリップフロップ４の出力とのＡＮＤ
８を通すと、出力１０にハイレベルか出力し、テストモ
ードとなる。Further, in the D-flip-flop 5, since the clock is inverted by the inverter 6, the phase with the data is inverted and the output becomes low. This output is transferred to inverter 7
and AND with the output of D-flip-flop 4.
When 8 is passed, a high level is output to output 10, and the test mode is entered.
入力端子２に、ＤＣレベルを印加した場合には、ＡＮＤ
８のとちらかの入力かローになり出力１０はローレベル
か出力し、ノーマルモードとなる。When a DC level is applied to input terminal 2, AND
When one of the inputs 8 becomes low, the output 10 outputs a low level, and the mode becomes normal mode.
なお、上記実施例では２個のＤ−フリップフロップ出力
の判定に、インバータ７とＡＮＤ８を用いた場合を示し
たか、ｅｘ−ＯＲを用いて構成してもよい。In the above embodiment, the inverter 7 and AND8 are used to determine the outputs of two D-flip-flops, but an ex-OR may be used.
また、上記実施例ではノーマルモードとテストモードの
場合について説明したが、テストモードのみの使用にか
かわらず、ノーマルモード時の他のモードとの切り換え
に使用してもよく上記実施例と同様の効果を奏する。In addition, although the above embodiment describes the case of normal mode and test mode, it may be used to switch between normal mode and other modes, regardless of whether only test mode is used. play.
以上のようにこの発明によれば、動作クロックをノーマ
ルモード時ＤＣ固定となる入力端子に入力することによ
り、簡単なディジタル回路てテストモード判定ができ、
端子の兼用が可能となるという効果がある。As described above, according to the present invention, by inputting the operating clock to the input terminal that is fixed to DC in the normal mode, the test mode can be determined using a simple digital circuit.
This has the effect that the terminal can be used for multiple purposes.
第１図はこの発明の一実施例である入力回路の回路図、
第２図、第３図は従来の入力回路のブロック図である。
図において、ｌは集積回路、２．３は入力端子、４．５
はＤ−フリップフロップ、６．７はインバータ、８はＡ
ＮＤ、９〜１１は集積回路内部への出力を示す。
なお、図中、同一符号は同一、又は相当部分を示す。
代 理 人 大 岩 増 雄ベマ 、
Ｄ２
第２図
第３図
手続補正ａ（自発）
平成 ３年 ５月２日FIG. 1 is a circuit diagram of an input circuit which is an embodiment of the present invention.
FIGS. 2 and 3 are block diagrams of conventional input circuits. In the figure, l is an integrated circuit, 2.3 is an input terminal, and 4.5
is a D-flip-flop, 6.7 is an inverter, and 8 is an A-flip-flop.
ND, 9 to 11 indicate outputs to the inside of the integrated circuit. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Agent Masu Oiwa,
D2 Figure 2 Figure 3 procedural amendment a (voluntary) May 2, 1991
Claims (1)
フロップにノーマル時ＤＣ固定となる入力端子を接続し
、上記２個のＤ−フリップフロップの出力が異っている
ことを判定する回路を備えた入力回路において、 上記入力端子に動作クロックを印加することにより、３
つの状態のモードを設定できることを特徴とする入力回
路。[Claims] Two D-flip-flops that operate based on an operating clock and its inversion are connected to input terminals that are normally fixed to DC, and the outputs of the two D-flip-flops are different. In an input circuit equipped with a circuit for determining the 3
An input circuit characterized by being able to set two state modes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337453A JPH04204276A (en) | 1990-11-30 | 1990-11-30 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337453A JPH04204276A (en) | 1990-11-30 | 1990-11-30 | Input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04204276A true JPH04204276A (en) | 1992-07-24 |
Family
ID=18308781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337453A Pending JPH04204276A (en) | 1990-11-30 | 1990-11-30 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04204276A (en) |
-
1990
- 1990-11-30 JP JP2337453A patent/JPH04204276A/en active Pending
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