JPH04204276A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH04204276A JPH04204276A JP2337453A JP33745390A JPH04204276A JP H04204276 A JPH04204276 A JP H04204276A JP 2337453 A JP2337453 A JP 2337453A JP 33745390 A JP33745390 A JP 33745390A JP H04204276 A JPH04204276 A JP H04204276A
- Authority
- JP
- Japan
- Prior art keywords
- input
- input terminal
- output
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル集積回路における入力回路に関す
るものである。
るものである。
第２図、第３図は従来のテストモード切り換えを行う場
合の入力回路である。
合の入力回路である。
第２図において、入力端子−２よりノーマルモート時に
ＤＣ固定となる入力端子の集積回路！内に３レベル検出
回路３を設けている。３レベル検出回路３は比較器を用
いたり、スレッノヨルトレベルの異なるインバータを２
個用いたりすることにより構成することかできる。例え
ばテストモート時において、ハイとローの中間レベルを
入力端子２に入力することにより、３レベル検出回路３
でテストモードと判定し、内部状態をテストモートに設
定する。また、第３図において、この図は簡単な例であ
るが、入力端子２の兼用を行わずに、テストモード切換
入力端子１３を設けて集積回路ｌの内部状態をテストモ
ードに設定する。
ＤＣ固定となる入力端子の集積回路！内に３レベル検出
回路３を設けている。３レベル検出回路３は比較器を用
いたり、スレッノヨルトレベルの異なるインバータを２
個用いたりすることにより構成することかできる。例え
ばテストモート時において、ハイとローの中間レベルを
入力端子２に入力することにより、３レベル検出回路３
でテストモードと判定し、内部状態をテストモートに設
定する。また、第３図において、この図は簡単な例であ
るが、入力端子２の兼用を行わずに、テストモード切換
入力端子１３を設けて集積回路ｌの内部状態をテストモ
ードに設定する。
従来の集積回路の入力回路は以上のように構成されてい
たので、テストモードの切り換えを行うには、第２図に
示した様に比較器を用いたり、スレッショルドの異なる
インバータを用いなければならず、回路構成か複雑にな
り、素子のパラメータ制御をコントロールするなとの問
題点かあった。
たので、テストモードの切り換えを行うには、第２図に
示した様に比較器を用いたり、スレッショルドの異なる
インバータを用いなければならず、回路構成か複雑にな
り、素子のパラメータ制御をコントロールするなとの問
題点かあった。
また、第３図の様な構成にするとテストモート切換専用
の入力端子を設けなければならず、集積回路の端子が増
えるという問題点があった。
の入力端子を設けなければならず、集積回路の端子が増
えるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、簡単な回路構成により集積回路の端子を増や
すことなく、テストモードの切り換えが行える入力回路
を得ることを目的とする。
たもので、簡単な回路構成により集積回路の端子を増や
すことなく、テストモードの切り換えが行える入力回路
を得ることを目的とする。
この発明に係る入力回路は、ノーマルモード時にＤＣ固
定となる入力端子に動作クロックを印加することにより
、テストモードの切り換えを行うようにしたものである
。
定となる入力端子に動作クロックを印加することにより
、テストモードの切り換えを行うようにしたものである
。
この発明における入力回路は、ノーマルモード時にＤＣ
固定となる入力端子に動作クロックを印加することによ
り、テストモードと判定する回路を内蔵し、アナログ回
路を用いないで簡単なディジタル回路にて切り換える。
固定となる入力端子に動作クロックを印加することによ
り、テストモードと判定する回路を内蔵し、アナログ回
路を用いないで簡単なディジタル回路にて切り換える。
以下、この発明の一実施例を図について説明する。
図において、＋１１は集積回路、（２＋ ＋３１は入力
端子、＋４１ （５）はＤ−フリップフロップ、（６１
（７１はインバータ、（８）はＡＮＤ、（９）〜αυは
集積回路内部への出力である。
端子、＋４１ （５）はＤ−フリップフロップ、（６１
（７１はインバータ、（８）はＡＮＤ、（９）〜αυは
集積回路内部への出力である。
次に動作について説明する。ノーマルモード時にＤＣ固
定となる入力端子２に、集積回路ｌか動作するクロック
を入力する。入力端子３は動作クロック入力端子であり
、入力端子２に印加したものと同一のクロックか入力さ
れている。
定となる入力端子２に、集積回路ｌか動作するクロック
を入力する。入力端子３は動作クロック入力端子であり
、入力端子２に印加したものと同一のクロックか入力さ
れている。
Ｄ−フリップフロップ４においては、クロックと同相の
データが入力されるため、出力はノ１イレベルとなる。
データが入力されるため、出力はノ１イレベルとなる。
また、Ｄ−フリップフロップ５においては、クロックが
インバータ６によって反転しているため、データとの位
相か反転し出力はローとなる。この出力をインバータ７
により反転しＤ−フリップフロップ４の出力とのＡＮＤ
８を通すと、出力１０にハイレベルか出力し、テストモ
ードとなる。
インバータ６によって反転しているため、データとの位
相か反転し出力はローとなる。この出力をインバータ７
により反転しＤ−フリップフロップ４の出力とのＡＮＤ
８を通すと、出力１０にハイレベルか出力し、テストモ
ードとなる。
入力端子２に、ＤＣレベルを印加した場合には、ＡＮＤ
８のとちらかの入力かローになり出力１０はローレベル
か出力し、ノーマルモードとなる。
８のとちらかの入力かローになり出力１０はローレベル
か出力し、ノーマルモードとなる。
なお、上記実施例では２個のＤ−フリップフロップ出力
の判定に、インバータ７とＡＮＤ８を用いた場合を示し
たか、ｅｘ−ＯＲを用いて構成してもよい。
の判定に、インバータ７とＡＮＤ８を用いた場合を示し
たか、ｅｘ−ＯＲを用いて構成してもよい。
また、上記実施例ではノーマルモードとテストモードの
場合について説明したが、テストモードのみの使用にか
かわらず、ノーマルモード時の他のモードとの切り換え
に使用してもよく上記実施例と同様の効果を奏する。
場合について説明したが、テストモードのみの使用にか
かわらず、ノーマルモード時の他のモードとの切り換え
に使用してもよく上記実施例と同様の効果を奏する。
以上のようにこの発明によれば、動作クロックをノーマ
ルモード時ＤＣ固定となる入力端子に入力することによ
り、簡単なディジタル回路てテストモード判定ができ、
端子の兼用が可能となるという効果がある。
ルモード時ＤＣ固定となる入力端子に入力することによ
り、簡単なディジタル回路てテストモード判定ができ、
端子の兼用が可能となるという効果がある。
第１図はこの発明の一実施例である入力回路の回路図、
第２図、第３図は従来の入力回路のブロック図である。 図において、ｌは集積回路、２．３は入力端子、４．５
はＤ−フリップフロップ、６．７はインバータ、８はＡ
ＮＤ、９〜１１は集積回路内部への出力を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 雄ベマ 、
Ｄ２ 第２図 第３図 手続補正ａ（自発） 平成 ３年 ５月２日
第２図、第３図は従来の入力回路のブロック図である。 図において、ｌは集積回路、２．３は入力端子、４．５
はＤ−フリップフロップ、６．７はインバータ、８はＡ
ＮＤ、９〜１１は集積回路内部への出力を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 雄ベマ 、
Ｄ２ 第２図 第３図 手続補正ａ（自発） 平成 ３年 ５月２日
Claims (1)
- 【特許請求の範囲】 動作クロックとその反転で動作する２個のＤ−フリップ
フロップにノーマル時ＤＣ固定となる入力端子を接続し
、上記２個のＤ−フリップフロップの出力が異っている
ことを判定する回路を備えた入力回路において、 上記入力端子に動作クロックを印加することにより、３
つの状態のモードを設定できることを特徴とする入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337453A JPH04204276A (ja) | 1990-11-30 | 1990-11-30 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337453A JPH04204276A (ja) | 1990-11-30 | 1990-11-30 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04204276A true JPH04204276A (ja) | 1992-07-24 |
Family
ID=18308781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337453A Pending JPH04204276A (ja) | 1990-11-30 | 1990-11-30 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04204276A (ja) |
-
1990
- 1990-11-30 JP JP2337453A patent/JPH04204276A/ja active Pending
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