JPH04205029A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はマイクロプロセッサに浮動小数点演算プロセ
ッサを接続したシステムに用いて好適なマイクロプロセ
ッサの内部構造に関する。

（従来の技術） 浮動小数点、１０進数演算等オプション演算を高速に実
行するために専用のコプロセッサを用い、マイクロプロ
セッサに接続して実行しマイクロプロセッサの負荷分散
をはかることは常套手段である。従来、マイクロプロセ
ッサに浮動小数点演算用プロセッサを接続したマイクロ
コンビニータシステムでは、浮動小数点演算用パイプラ
インと浮動小数点データのロード／ストア用パイプナイ
ンとが分離されていなかったために、浮動小数点演算と
ロード／ストア操作を同時に実行することができなかっ
た。

（発明が解決しようとする課題） 上述したように従来は浮動小数点演算と浮動小数点デー
タのロード／ストアを同時に実行することができず、従
って期待する程浮動小数点演算の実行速度が向上しない
等の問題があった。

この発明は上記事情に鑑みてなされたものであり、浮動
小数点演算ハードウェアをコプロセッサとして用いたマ
イクロプロセッサシステムにおいて、浮動小数点命令と
浮動小数点データのロード／ストア命令を並列に実行す
ることにより、命令実行の高速化をはかったマイクロプ
ロセッサトを提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明のマイクロプロセッサは、複数の命令を同時に得
、これを解析してデコード情報を生成する命令デコーダ
と、命令デコーダを介してデコード情報を受けとり、こ
れか浮動小数点演算命令であればパイプライン内にこの
情報を格納する浮動小数点パイプラインと、命令デコー
ダを介してデコード情報を受けとり、これがデータのロ
ード／ストア命令であればパイプライン内にこの情報を
格納するロート／ストア命令用パイプラインと、命令デ
コーダからデコード情報を受けとり、複数命令を同時に
実行できるか否かをチェックし、後に実行すべき命令が
格納されている上記の各パイプラインに制御情報を送出
して実行の起動もしくはウェイトをかけるパイプライン
制御回路とを具備し、浮動小数点演算と浮動小数点デー
タのロード／ストアを同時に実行することを特徴とする
。

（作　用） 本発明は上述したように、マイクロプロセッサに浮動小
数点演算のためのコプロセッサを接続したマイクロプロ
セッサシステムにおいて、マイクロプロセッサ内部に、
命令デコーダと、実行する浮動小数点演算命令に関する
制御情報を格納する浮動小数点演算用パイプラインと、
浮動小数点データのロード／ストア命令に関する制御情
報を格納する浮動小数点ロート／ストア用パイプライン
と、各パイプラインの動作を制御するパイプライン制御
回路を設け、このパイプライン制御回路により、命令デ
コーダを介して到来するデコード情報に従い複数命令を
同時に実行できるか否かをチェックし、後に実行すべき
命令が格納されている上記の各パイプラインに制御情報
を送出して実行の起動もしくはウェイトをかけることに
より、浮動小数点演算と浮動小数点データのロード／ス
トアを同時に実行するものである。

マイクロプロセッサ内部に浮動小数点演算用と、浮動小
数点データのロード／ストア用の２種類のパイプライン
を設けることによって、浮動小数点演算命令と浮動小数
点データのロード／ストア命令を同時に実行することが
でき、見かけ上命令実行の高速化がはかれる。

（実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。

図において、符号１はマイクロプロセッサであり、主メ
モリ８０から命令、データを読みだして浮動小数点デー
タ令を実行する。符号１０は命令デコーダであり、命令
をデコードして制御情報に変換する。符号１１は信号線
であり、命令デコーダ１０でデコードした命令デコード
情報を後述するパイプライン制御回路４０へ伝達する。

符号］２は信号線であり、命令デコーダ１０でデコード
した命令デコード情報を浮動小数点演算パイプライン２
０へ伝達する。符号１３は信号線であり、命令デコーダ
１０でデコードした命令デコード情報を浮動小数点デー
タのロード／ストア命令用のパイプライン３０へ伝達す
る。符号２０は浮動小数点演算用パイプラインであり１
、浮動小数点演算命令の制御情報をパイプライン構造で
蓄積する。

符号２１は信号線であり、浮動小数点演算パイプライン
２０の情報を浮動小数点演算制御回路５゜に伝達する。

符号３０はロード／ストア命令用パイプラインであり、
浮動小数点データのロード／ストア命令の制御情報をパ
イプライン構造で蓄積する。符号３１は信号線であり、
ロード／ストア命令用パイプライン３０の情報を浮動小
数点データのロードストア制御回路６０に伝達する。符
号４１は信号線であり、パイプライン制御回路４０の制
御情報を浮動小数点演算パイプライン２０へ伝達する。

符号４２は信号線であり、パイプライン制御回路４０の
制御情報をロード／ストア命令用パイプライン３０へ伝
達する。符号５０は浮動小数点演算制御回路であり、浮
動小数点演算を実行するための制御コードを生成する。

符号５１は信号線であり、浮動小数点演算制御回路５０
で生成した制御コードを浮動小数点演算回路９０へ伝達
する。符号６０はロード／ストア制御回路であり、浮動
小数点演算回路９０との間の浮動小数点データのロード
／ストアを制御する制御コードを生成し、また、データ
の授受を実行する。符号６１は信号線であり、浮動小数
点演算制御回路５０で生成したコードを浮動小数点演算
回路９０へ伝達する。符号６２はデータバスであり、ロ
ード／ストア制御回路６０と浮動小数点演算回路９０の
データの授受を行う。符号６３はデータバスであり、ロ
ード／ストア制御回路６０とメモリ制御回路７０との間
のデータの授受を行う。

符号６４は制御信号線であり、ロード／ストア操作を実
行する際に、ロード／ストア制御回路６０がメモリ制御
回路７０をこの信号線を介して制御する。符号７０はメ
モリ制御回路であり、主メモリ８０から命令を読み出す
、または、浮動小数点データのロード／ストアを実行す
る際のメモリ制御を行う。符号７１は信号線であり、メ
モリ制御回路７０と主メモリ８０間のデータの授受はこ
の信号線を介して行なわれる。符号８０は主メモリであ
り、命令、浮動小数点データか格納される。

符号９０は浮動小数点演算回路であり、信号線５１を介
して制御コードを受は取ることによって、浮動小数点演
算を実行し、また、制御線６１を介して制御コードを受
は取り制御線６２を介して浮動小数点データのリード／
ライトを行う。浮動小数点演算回路９０内部には、浮動
小数点レジスタ等の浮動小数点演算に必要な回路が内蔵
されている。

以下、本発明実施例の動作について詳細に説明する。ま
ず、命令デコーダ１０は、信号線７１．７２を介して二
つの命令を同時に読み込む。命令デコーダ１０は更に読
み込んだ命令を解析してデコード情報を生成し、そのデ
コード情報を信号線１１．１２．１３へ送出する。浮動
小数点演算パイプライン２０は信号線１２を介してデコ
ード情報を受は取り、これが浮動小数点演算命令であれ
ば、パイプライン内にこの情報を格納する。ロード／ス
トア命令用パイプライン３０は信号線１３を介してデコ
ード情報を受は取り、これがロード／ストア命令であれ
ば、パイプライン内部にこの情報を格納する。パイプラ
イン制御回路４０は信号線１］を介してデコード情報を
受は取る。

命令デコーダ１０において読み込んだ二つの命令が同時
に実行できない命令であれば、後に実行すべき命令が格
納されているパイプライン２０または３０に信号線４１
または４２を介して制御情報を送出して実行にウェイト
をかける。例えば、二つの命令の一つが浮動小数点加算
命令であり、もう一つがロード命令であり、その加算命
令のソースとロード命令のディスティネーションが一致
し、かつ加算命令がロード命令より前のアドレスに格納
してあった場合は、加算命令実行終了後にロード命令を
実行しなくてはならない。この場合パイプライン制御回
路４０は信号線４２を介してロード／ストア命令用パイ
プライン３０に格納されているロード命令の実行をウェ
イトする。この場合、浮動小数点演算とロード命令を同
時に実行することはできない。浮動小数点演算制御回路
５０は信号線２１を介して浮動小数点演算命令の命令デ
コード情報を、信号線３１を介してロード／ストア制御
回路６０よりロード命令の命令デコード情報を受は取り
、それぞれ実行する。

浮動小数点演算を実行するとき浮動小数点演算制御回路
５０は、信号線２１を介して受は取った命令デコード情
報から制御コードを生成し、信号線５１を通して浮動小
数点演算回路９０へ送出する。浮動小数点演算回路９０
はこのコードに基づいて演算を実行する。

浮動小数点データのロード／ストアを実行する場合、ロ
ード／ストア制御回路６０は信号線３１より受は取った
命令デコード情報に基づいて制御コードを生成し、信号
線６１を通して浮動小数点演算回路９０へその制御コー
ドを送出する。ロードを実行する場合、浮動小数点演算
回路９０は信号線７１、メモリ制御回路７０、ロード／
ストア制御回路６０、信号線６２を通して主メモリ８０
から送られたデータを浮動小数点演算回路９０に格納す
る。ストアを実行する場合、浮動小数点演算回路９０は
信号線６２、ロード／ストア制御回路６０、信号線６３
、メモリ制御回路７０、信号線７１を通して主メモリ８
０ヘデータを送出する。

ロード／ストア操作を実行する際のメモリ制御は、メモ
リ制御回路７０によって行われる。ロード／ストア制御
回路６０は信号線３１より受は取った命令デコード情報
より、メモリ制御回路７０が主メモリ８０を制御するた
めに必要な情報を生成し、信号線６４を介してメモリ制
御回路７０へ送出する。

［発明の効果］ 以上説明のように本発明によれば、マイクロプロセッサ
内部に浮動小数点演算用と浮動小数点データのロード／
ストア用の二種類のパイプラインを設けることによって
、浮動小数点演算命令と浮動小数点データのロード／ス
トア命令を同時に実行することかでき、見かけ上命令実
行の高速化がはかれる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図である。 １０・・・・・・・・・命令デコーダ ２０・・・・・・・・・浮動小数点演算用パイプライン
３０・・・・・・・・・浮動小数点演算データロード／
ストア命令用パイプライン ４０・・・・・・・・・パイプライン制御回路５０・・
・・・・・・・浮動小数点演算制御回路６０・・・・・
・・・・ロード／ストア制御回路７０・・・・・・・・
・メモリ制御回路８０・・・・・・・・・主メモリ ９０・・・・・・・・・浮動小数点演算回路。

Claims (1)

【特許請求の範囲】
1. 　複数の命令を同時に得、これを解析してデコード情報
   を生成する命令デコーダと、命令デコーダを介してデコ
   ード情報を受けとり、これが浮動小数点演算命令であれ
   ばパイプライン内にこの情報を格納する浮動小数点パイ
   プラインと、命令デコーダを介してデコード情報を受け
   とり、これがデータのロード／ストア命令であればパイ
   プライン内にこの情報を格納するロード／ストア命令用
   パイプラインと、命令デコーダからデコード情報を受け
   とり、複数命令を同時に実行できるか否かをチェックし
   、後に実行すべき命令が格納されている上記の各パイプ
   ラインに制御情報を送出して実行の起動もしくはウェイ
   トをかけるパイプライン制御回路とを具備し、浮動小数
   点演算と浮動小数点データのロード／ストアを同時に実
   行することを特徴とするマイクロプロセッサ。