JPH04205247A

JPH04205247A - ロック転送方式

Info

Publication number: JPH04205247A
Application number: JP2329613A
Authority: JP
Inventors: Makoto Okazaki; 眞岡崎; Yuji Shibata; 柴田　雄司; Masao Asai; 浅井　將夫; Katsuyuki Okada; 勝行岡田
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; NTT Inc
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-27
Anticipated expiration: 2014-12-20
Also published as: JP2992621B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要）バスインタフェース回路においてロック転送を行うため
のロック転送方式に関し、バスインタフェース回路がつきはなしモードに設定され
ている状態で、ロック転送を行う場合に、非つきはなし
モードに予め設定することなしに、ロック転送を実行で
きるロック転送方式を提供することを目的とし、各プロセッサがローカルバスを経て接続されたバスイン
タフェース回路を介してシステムバスに接続されるマル
チプロセッサシステムにおける各バスインタフェース回
路が、非つきはなしモード動作機能と、つきはなしモー
ド動作機能とを有するとともに、ローカルバスのロック
転送状態を検知してシステムバスヘロック転送を行う機
能を有する場合に、つきはなしモード機能が有効なとき
にローカルバスから受信したアクセスがロック転送テア
ルトきその受信時直ちにローカルバスヲ解放せずにアク
セスをシステムバスに転送しシステムバスのアクセスが
完了したのちにローカルバスを解放する機能を設けたこ
とによって構成する。

〔産業上の利用分野〕

本発明は、システムバスとその配下にあるローカルバス
とのインタフェースを行う回路において、データ等のロ
ック転送を行うためのロック転送方式に関するものであ
る。

共通メモリを有するマルチプロセッサシステムにおいて
は、共通資源の保護のために、排他制御を行う必要があ
るが、このような排他制御を実現する方法の一つに、テ
ストアンドセット制御（Ｔ＆Ｓｉｌ１ｍ）がある。

Ｔ＆５Ｉｌ１１１ｆは、共通メモリの一部をキーとして
、共通資源の使用状態を格納しておき、共通資源を使用
するときはまずキーを読んで、使用中の場合は共通資源
を使用せず、未使用の場合はキーに使用中と書き込んだ
のちに使用することによって、共通資源の排他制御を行
う方法である。

しかしながら、Ｔ＆５ｉｌｌｉ［においては、キーの読
み出しと書き込みの間に、他のプロセッサ等がキーを読
み出したり書き込んだりする可能性があるので、Ｔ＆Ｓ
制御中は、ロック転送状態として、他のプロセッサ等が
キーに対してアクセスすることを制限する方法がとられ
ることがある。このよウナロック転送状態におけるアク
セスは、ロック転送と呼ばれる。

また、高速に大量のデータを転送する場合には、複数の
アクセスを連続して行う必要があるが、アクセスごとに
バス・アービトレーションを行うシステムの場合には、
アクセスとアクセスの間に他のプロセッサ等が割り込ん
でバスを使用することがあるため、転送速度を保証する
ことができなくなる。そのため、これらのアクセスの間
は、ロック転送状態として、他のプロセッサ等のアクセ
スを制限することによって解決する方法がとられる。

また、プロセッサがシステムバスを介して共通メモリに
対して書き込みを行う場合には、プロセッサがローカル
バスからバスインタフェース回路を経て書き込みを行う
が、この際のローカルバスの制御方法として、書き込み
完了までローカルバスを解放しない非つきはなしモード
と、バスインタフェース回路を介してシステムバスにラ
イトアクセスしたら、ローカルバスを解放するつきはな
しモードとがある。

ロック転送方式においては、バスインタフェース回路が
つきはなしモードに設定されている状態で、ロック転送
を行う場合に、つきはなしモードを非つきはなしモード
に予め設定することなしに、ロック転送を実行できるこ
とが要望される。

〔従来の技術〕

第６図は、マルチプロセッサシステムの構成を例示した
ものである。

第６図においては、複数の中央処理装置ＣＰＵ、。

ＣＰ　Ｕ　、、−、、ＣＰ　Ｕｌｌと、中央処理装置Ｃ
ＰＵ、。

ＣＰＵ、、−・−、ＣＰ　Ｕｎが共通にアクセスできる
共通メモリＣＭ、、ＣＭ、、−，ＣＭ、と、各中央処理
装置ＣＰＵ、、ＣＰＵＺ、・−、ＣＰＵ、の共通メモリ
ＣＭ、、ＣＭ、、−，ＣＭ、に対するアクセスを調停す
るバスアービタＢＡとが、システムバス１１を介して接
続されることが示されている。第６図に示される構成は
一般的なものであって、他に入出力（１０）装置等が設
けられる場合もある。

第７図は、各中央処理装置の構成を示したものであって
、ＣＰＵ、ｌにおいて、マイクロプロセッサμＰ、１が
ローカルバス１２を経てバスインタフェース回路ＢＩＦ
、ｌに接続され、バスインタフェース回路ＢＩＦ、ｌか
らシステムバス１１に接続されることが示されている。

第８図は、バスインタフェース回路とバスアービタとの
接続を例示したものであって、各中央処理装置と共通メ
モリに属するバスインタフェース回路Ｂ　Ｉ　Ｆ、、　
Ｂ　Ｉ　Ｆｚ、、−、Ｂ　Ｉ　Ｆ、、、とバスアービタ
ＢＡとが、それぞれ個別線のバス権要求信号であるリク
エスト信号ＲＥ　Ｑ　ｒ、　ＲＥ　Ｑｚ、’−ＲＥ　Ｑ
イ。、と、バスマスタ通知信号であるアクノリジ信号Ａ
ＣＫ、、ＡＣＫｚ、−ＡＣＫ、□とを介して接続される
ことが示されている。バスアービタＢＡは、複数のバス
マスタ要求を調停する機能を行う。

この場合におけるシステムバスの動作、すなわちシステ
ムバスの転送手順は、次の順序によって行われる。

■　中央処理装置ＣＰＵがリクエスト信号ＲＥＱをアサ
ートし、バス権を要求する。

■　バスアービタＢＡは、リクエスト信号ＲＥＱに応じ
たアクノリジ信号ＡＣＫをアサートする。

■　中央処理装置ＣＰＵは、アクノリジ信号ＡＣＫを受
信したらバスマスタとなり、リクエスト信号ＲＥＱをネ
ゲートして、データの転送を開始する。データの転送期
間は、バスマスクがシステムバス上に、転送開始信号Ｓ
ＢＳと、転送終了信号ＣＰＴとを各１サイクルアサート
することによって、通知する。

■　バスアービタＢＡは、転送終了信号ＣＰＴを受信し
たとき、アクノリジ信号ＡＣＫをネゲートし、バス権の
終了を通知する。

またローカルバスの動作は、次のようにして行われる。

■　マイクロプロセッサμＰは、転送開始信号ＢＳを１
サイクルアサートするとともに、アドレス等を出力する
。

■　転送開始信号ＢＳを受信したとき、バスインタフェ
ース回路ＢＩＦは、つきはなしモードのときと、非つき
はなしモードのときとで、異なる動作を行う。

第９図は、非つきはなしモード時のバスインタフェース
回路の動作を説明するものであって、ライトアクセス時
のタイムチャートを示している。

すなわちこの場合は、 ■　ローカルバスの転送開始信号ＢＳを受信したとき、
バスインタフェース回路ＢＩＦは、システムバスに対し
て前述の手順により転送を行い、アンサ待ちとなる。

■　システムバスのスレーブ装置からアンサを受信する
と、アンサ待ち状態を解除し、ローカルバスの受信完了
信号Ｄ　Ｃ（Ｄａｔａ　Ｃｏｍｐｌｅｔｅ）をアサート
して、転送処理を完了する。

第１０図は、つきはなしモード時のバスインタフェース
回路の動作を説明するものである。すなわちこの場合は
、 ■　ローカルバスの転送開始信号ＢＳを受信すると、バ
スインタフェース回路ＢＩＦは、直ちに受信完了信号Ｄ
Ｃをアサートするとともに、システムバスへ前記手順に
よって転送する。この場合、アンサ待ちは行わない。

第１１図は、システムバスのコマンドとアンサのフォー
マットを示したものである。

コマンドまたはアンサは、転送開始信号ＳＢＳがアサー
トされている間における、転送される先頭のデータであ
って、転送元ＩＤ、転送先ＩＤ。

アンサの要、不要およびコマンドまたはアンサの別を示
している。

第１２図は、バスインタフェース回路の構成を示したも
のであって、バッファ２１．送信用ＦＩＦＯメモリ２２
．バッファ２３，２４．受信用ＦＩＦＯメモリ２５．バ
ッファ２６．受信制御部２７、ＦＩＦＯ＠御部２８．送
信制御部２９．受信制御部３０．　　Ｆ　Ｉ　Ｆ０１１
Ｊ？１１部３１．送信制御部３２を有することが示され
ている。

送信データは、ローカルバスからバッファ２１゜送信用
ＦＩＦＯメモリ２２、バッファ２３を経て、システムバ
スに転送される。一方、受信データは、システムバスか
らバッファ２４．受信用ＦＩＦＯメモリ２５．バッファ
２６を経て、ローカルバ・ンファへ送られる。

この際、受信制御部２７はローカルバスからシステムバ
スへの送信データの受信判定を行い、ＦＩＦＯ制御部２
８はこの判定結果に基づいてバッファ２１のアドレス、
データを送信用ＦＩＦＯメモリ２２に書き込む制御を行
う。送信制御部２９は、ＦＩＦＯ制御部２８の制御から
送信用ＦＩＦＯメモリ２２への書き込みを検知すると、
送信用ＦＩＦＯメモリ２２に書き込まれたアドレス、デ
ータを読み出してバッファ２３を経てシステムバスへ送
出するように制御を行う。

また、受信制御部３０はシステムバスからの受信データ
を受信すべきか否かを判定し、ＦＩＦＯ制御部３１はこ
の判定結果に基づいてバッファ２４のデータを受信用Ｆ
ＩＦＯメモリ２５に書き込む制御を行う。送信制御部３
２は受信用ＦＩＦＯメモリ２５に書き込まれたデータを
読み出してバッファ２６を経てローカルバスへ送出する
ように制御を行う。

第１３図は、ローカルバスの受信制御部２７の構成を示
したものであって、受信判定部３５．入力アドレス制御
部３６．入力済表示制御部３７゜ＤＣＩＪｍ部３８を有
することが示されている。

受信制御部２７においては、ローカルバスから転送開始
信号ＢＳを受信し、受信判定部３５の出力が受信を示す
とき、入力アドレス制御部３６からＦＩＦＯ制御部２８
に対して、送信用ＦＩＦＯメモリ２２のアドレスを更新
する信号をアサートし、入力済表示部３７によって、Ｆ
ＩＦＯ制御部２８に対して入力済を表示する信号をアサ
ートする。

ＤＣ制御部３８は、つきはなしモードのときは直ちにロ
ーカルバスへ受信完了信号ＤＣをアサートし、アンサネ
要信号をＦＩＦＯＩＩ１１１１部２８に出力する。また
、非つきはなしモードのときは、受信完了信号ＤＣをア
サートせず、アンサ要信号をＦＩＦＯ制御部２８に出力
する。

第１４図は、従来のＤＣ制御部３８の構成を示したもの
である。

つきはなしレジスタ４１は、つきはなし状態のときセッ
トされる。アンド回路４２において、つきはなしレジス
タ４１の出力と、ライトアクセス条件（リードライト信
号ＲＷ＝“０”）との論理積を求め、さらにアンド回路
４３において、アンド回路４２の出力と受信判定部３５
における受信判定結果との論理積を求めた結果が°“１
″゛のとき、つきはなしライトの状態と判定する。

このとき、アンド回路４５によって、ローカルバスの転
送開始信号ＢＳをフリップフロツプ（ＦＦ）４４を介し
て同期をとった信号と、つきはなしライトの判定結果と
の論理積を求めて、これによってフリップフロップ（Ｆ
Ｆ）４６を経て受信完了信号ＤＣをアサートする。従っ
て、突き放し状態でな（、つきはなしレジスタ４１が“
０”のときは、ローカルバスの転送開始信号ＢＳによっ
ては、受信完了信号ＤＣがアサートされない。

アンサを受信してから、ローカルバスを解放するときは
、送信制御部２９からの信号によって、オア回路４７を
経て受信完了信号ＤＣがアサートされる。

第１５図は、ＦＩＦＯ制御部２８の構成を示したもので
あって、送信用ＦＩＦＯメモリ２２に対するＦＩＦＯ制
御部２８の構成を示し、入力アドレス部５１．出力アド
レス部５２．キューバッファ（１）５３．　　キューバ
ッファ（２）　５４　、　キューバッファ（３）　５５
　、入力済表示部５６．出力法表示部５７゜不一致検出
部５８．一致検出部５９を有することが示されている。

入力アドレス部５１はカウンタからなり、受信制御部２
７から更新信号が入力されるごとに「＋１」することに
よって、送信用ＦＩＦＯメモリ２２の書き込みアドレス
を示す。また、出力アドレス部５２はカウンタからなり
、受信制御部２９から更新信号が入力されるごとに「＋
１」することによって、送信用ＦＩＦＯメモリ２２の読
み出しアドレスを示す。

キューバッファ（１）５３は、送信用ＦＩＦＯメモＴＪ
　２２に最後に書き込まれた入力アドレスに１を加えた
アドレスを記録している。キューバッファ（２）５４は
、受信制御部２７からのアンサ要／不要の情報を記録し
ている。キューバッファ（３）５５は、ローカルバスの
ロック状態を記録している。

入力済表示部５６はカウンタからなり、ローカルバスか
ら受信するごとに「＋１」されて、送信用ＦＩＦＯメモ
リ２２に書き込みを済ませたことを表示する。出力法表
示部５７はカウンタからなり、システムバスに転送する
ごとに「＋１ｊされて、送信用ＦＩＦＯメモリ２２から
読み出しを済ませたことを表示する。

キューバッファ（１）５３〜キユーバツフア（３）５５
の書き込み、読み出しは、人力表示部５６および出力表
示部５７のカウンタ値に対応して行われる。

送信用ＦＩＦＯメモリ２２の動作は、次のようにして行
われる。

■　受信制御部２７から、人力アドレス更新信号を受信
すると、送信用ＦＩＦＯメモリ２２ヘライトイネーブル
信号ＷＥをアサートするとともに、入力アドレス部５１
の値を更新する。

■　キューバッファ（１）５３〜キユーバツフア（３）
５５に所定の情報を記録する。

■　入力済表示部５６のカウンタをｒ＋ＩＪＬ、入力済
とする。

■　不一致検出部５８で入力済表示部５６のカウンタ値
と、出力法表示部５７のカウンタ値とを比較し、入力済
表示部５６の値の方が大きい場合（一致していないとき
）は、転送すべきものがあることを示しているので、こ
の情報を送信制御部２９へ送る。

■　出力法表示部５７のカウンタ値が示す送信用ＦＩＦ
Ｏメモリ２２からの読み出し数の情報を、送信制御部２
９へ送るとともに、一致検出部５９で出力アドレス部５
２のカウンタ値とキューバッファ（１）５３の値とを比
較して、比較結果の情報を送信制御部２９へ送る。

■　送信制御部２９は、出力アドレスとキューバッファ
（１）５３の値とが一致するまで、送信用ＦＩＦＯメモ
リ２２を読み出し、システムバスへ転送する。

■　送信制御部２９は転送が終了すると、出力法表示部
５７のカウンタ値を「＋ｌ」する。これによって、入力
済表示部５６の値と、出力法表示部５７の値が一致し、
転送済となる。

第１６図は、送信制ｍｍ２９の構成を示したものであっ
て、送信用ＦＩＦＯ制御部２８に対する送信制御部２９
の構成を示し、ＲＥＱ制御部６１゜ＳＢＳ！［１部６２
．ＣＰＴ＠御部６３．転送中表承部６４．ロック線制御
部６５を有することが示されている。

送信制御部２９の動作は次のようにして行われる。

■　ＦＩＦＯｌ＃Ｉｍ部２８において、不一致検出部５
８で入力済表示部５６．出力済表示部５７の値の一致が
とれないことを示す情報がＲＥＱ制御部６１へ送られる
と、ＲＥＱ制御部６１はシステムバスにリクエスト信号
ＲＥＱをアサートする。

■　システムバスを介してバスアービタＢＡからアクノ
リジ信号ＡＣＫを受信すると、リクエスト信号ＲＥＱを
ネゲートして、転送を開始する。

■　アクノリジ信号ＡＣＫを受信中は、バスインタフェ
ース回路ＢＩＦがバスマスタであることを示しているの
で、バッファ２３を開く。またＳＢＳ制御部６２では、
アクノリジ信号ＡＣＫの立ち上がりから、転送開始信号
ＳＢＳをアサートする。

■　転送を開始すると、ＦＩＦＯ制御部２８へ出力アド
レス更新信号を送り、送信用ＦＩＦＯメモリ２２を順に
読み出して、システムバスに転送する。

■　一致検出部５９において、ＦＩＦＯ制御部２８のキ
ューバッファ（１）５３の値と出力アドレスとの一致が
検出されたときは、読み出すデータがないので、ＣＰＴ
制御部６３によって、システムバスへ出力完了を示す転
送終了信号ＣＰＴをアサートして、システムバスを終了
させる。また転送終了信号ＣＰＴをＦＩＦ○制御部２８
へ送り、出力済表示部５７のカウンタを「＋１」するこ
とによって、バスインタフェース回路ＢＩＦ内部制御も
出力済となる。

■　なおこのとき、ロック線制御部６５は、キューバッ
ファ（３）５５にロック情報が記録されているので、ア
クノリジ信号ＡＣＫを受信したとき、システムバスのロ
ック信号５ＬＯＣをアサートしている。

第１７図は、従来のロック線制御部６５の構成を示した
ものである。

システムバスからアクノリジ信号ＡＣＫを受信して、バ
スインタフェース回路ＢＩＦがシステムバスのバスマス
タになるときであって、キューバッファ（３）５５の値
がロック転送を示しているときは、アンド回路７１でア
クノリジ信号ＡＣＫとキューバッファ（３）５５の出力
値の論理積を求め、オア回路７２でこれとシステムバス
のロック信号ＬＯＣと論理和を求め、アンド回路７３で
この出力とローカルバスのロック信号ＬＯＧとの論理積
をとった値をフリップフロップ（ＦＦ）で同期をとった
のち、その出力をシステムバスのロック信号５ＬＯＣと
して出力する。

従って、ローカルバスのロック信号ＬＯＣをネゲートし
たときは、システムバスのロック信号５ＬＯＣもネゲー
トされる。

このように、各プロセッサがローカルバスからバスイン
タフェース回路を介してシステムバスに接続されるマル
チプロセッサシステムにおいて、バスインタフェース回
路は、ローカルバスからアクセスを受信したのちシステ
ムバスへ転送し、システムバスのアクセスが完了したの
ち、ローカルバスを解放する。

従来、この場合におけるバスインタフェース回路の動作
は、ローカルバスからロック転送アクセスを受信した場
合には、システムバスへ転送するときに、システムバス
をロック状態とし、ローカルバスのロック状態が解放さ
れたときに、システムバスのロック転送状態を解放する
ことによって、ロック転送を行うものであった。

〔発明が解決しようとする課題〕

しかしながら、ローカルバスからアクセスを受信したの
ち、直ちにローカルバスを解放するつきはなしモードを
有するバスインタフェース回路の場合、システムバスへ
転送される以前に、ローカルバスが解放され、ローカル
バスのロック転送状態が解放され、従っｔシステムバス
のロック転送状態を解放する可能性があるため、ロック
転送を行うことができないという問題があった。

従って、バスインタフェース回路がつきはなしモードに
設定されているときに、ロック転送を行う場合には、ま
ず始めにバスインタフェース回路を非つきはなしモード
に設定し、次にロック転送を行い、ロック転送が完了し
たのち、再びバスインタフェース回路をつきはなしモー
ドに設定する必要があった。

本発明はこのような従来技術の課題を解決しようとする
ものであって、各プロセッサがバスインタフェース回路
を介してシステムバスに接続されるマルチプロセッサシ
ステムのバスインタフェース回路において、バスインタ
フェース回路がつきはなしモードに設定されている状態
で、ロック転送を行う場合に、つきはなしモードを非つ
きはなしモードに予め設定することなしに、ロック転送
を実行できるロック転送方式を提供することを目的とし
ている。

〔課題を解決するための手段〕

第１図（ａ）、　（ｂ）は、本発明の原理的構成を示し
たものである。

本発明は第１図（ａ）にその原理的構成を示すように、
プロセッサμＰがローカルバス１２を経て接続されたバ
スインタフェース回路ＢＩＦを介してシステムバス１１
に接続されるマルチプロセッサシステムにおける各バス
インタフェース回路ＢＩＦが、非つきはなしモード動作
機能１によって、ローカルバス１２から受信したアクセ
スをシステムバス１１へ転送しシステムバス１１のアク
セスカ完了シたときローカルバス１２を解放し、つきは
なしモード動作機能２によって、ローカルバス１２から
アクセスを受信したとき直ちにローカルバス１２を解放
したのちこのアクセスをシステムバス１１へ転送すると
ともに、システムバスロツタ転送機能３によって、ロー
カルバス１２がロック転送状態にされたときこれを検知
してシステムバス１１へロック転送を行う場合に、ロッ
ク転送制御機能４を設けて、つきはなしモード動作機能
２が有効なときにローカルバス１２から受信したアクセ
スがロック転送によるものであるときこのアクセスの受
信時ローカルバス１２を解放することなくアクセスをシ
ステム；イス１１に転送しシステムバス１１のアクセス
が完了したのちにローカルバス１２を解放するようにし
たものである。

また本発明は第１図（ハ）にその原理的構成を示すよう
に、プロセッサμＰがローカルバス１２を経て接続され
たバスインタフェース回路ＢＩＦを介してシステムバス
１１に接続されるマルチプロセッサシステムにおける各
バスインタフェース回路ＢＩＦが、非つきはなしモード
動作機能１によって、ローカルバス１２から受信したア
クセスをシステムバス１１へ転送しシステムバス１１の
アクセスが完了したときローカルバス１２を解放し、つ
きはなしモード動作機能２によって、ローカルバス１２
からアクセスを受信したとき直ちにローカルバス１２を
解放したのちこのアクセスをシステムバス１１へ転送す
るとともに、システムバスロツタ転送機能３によって、
ローカルバス１２がロック転送状態にされたときこれを
検知してシステムバス１１ヘロツク転送を行う場合に、
ロック転送完了検出機能５を設けて、ローカルバス１２
のロック転送が完了したことを検知し、ロック転送終結
機能６を設けて、ロック転送の完了を検知したのちシス
テムバス１１のアクセスが完了したときシステムバス１
１のロック状態を終了させるようにしたものである。

〔作用〕

プロセッサがローカルバスを経て接続されたバスインタ
フェース回路を介してシステムバスに接続されるマルチ
プロセッサシステムの各バスインタフェース回路が、非
つきはなしモードで、ローカルバスから受信したアクセ
スをシステムバスへ転送してシステムバスのアクセスが
完了したときローカルバスを解放し、つきはなしモード
で、ローカルバスからアクセスを受信したとき直ちにロ
ーカルバスを解放したのち、このアクセスをシステムバ
スへ転送するとともに、ローカルバスがロック転送状態
にされたときこれを検知してシステムバスヘロック転送
を行うようになっている場合に、つきはなしモード時に
、ローカルバスから受信したアクセスがロック転送によ
るものであるとき、このアクセスの受信時ローカルバス
を解放することなくアクセスをシステムバスに転送して
、システムバスのアクセスが完了したのちにローカルバ
スを解放するようにしたので、バスインタフェース回路
がつきはなしモードに設定されている状態で、ロック転
送を行う場合に、つきはなしモードを非つきはなしモー
ドに予め設定することなしに、ロック転送を実行するこ
とができる。

また上述と同様のバスインタフェース回路において、ロ
ーカルバスのロック転送が完了したことを検知し、ロッ
ク転送の完了を検知したのちシステムバスのアクセスが
完了したときシステムバスのロック状態を終了させるよ
うにしたので、バスインタフェース回路がつきはなしモ
ードに設定されている状態で、ロック転送を行う場合に
、つきはなしモードを非つきはなしモードに予め設定す
ることなしに、ロック転送を実行することができる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、本発
明におけるＤＣｉｌ１ｍ部３８の構成を示している。第
１４図におけると同じものを同じ番号で示し、４８はア
ンド回路である。

第２図の実施例において、つきはなしレジスタ４１は、
つきはなし状態のときセットされる。アンド回路４２に
おいて、つきはなしレジスタ４１の出力と、うＡ）アク
セス条件（リードライト信号ＲＷ−“θ″）との論理積
を求めた値に対して、アンド回路４日において、ローカ
ルバスのロック信号ＬＯＧを反転させた値との論理積を
求め、さらにアンド回路４３において、アンド回路４８
の出力と受信判定部３５における受信判定結果との論理
積を求めた結果が“ｌ”のとき、つきはなしライトが判
定される。

このとき、ローカルバスの転送開始信号ＢＳを、フリッ
プフロップ（ＦＦ）４４によって同期をとり、アンド回
路４５を介してこれとつきはなしライトの判定結果との
論理積を求めて、フリップフロップ（ＦＦ）４６を経て
ローカルバスの受信完了信号ＤＣをアサートする。

このように、第２図の実施例によれば、バスインタフェ
ース回路ＢＩＦがつきはなしモードのときに、ロック信
号ＬＯＧを受信したときは、ローカルバスの転送開始信
号ＢＳを受信してもただちにローカルバスが解放されず
、非つきはなしモードとして動作する。

第３図は、第２図の実施例によるＴ＆Ｓ制御の動作を説
明したものである。

第３図の例ではＴ＆Ｓ制御を行うので、リード動作が最
初行われ、次にライト動作が行われる。

■　マイクロプロセッサμＰは、ローカルバスの転送開
始信号ＢＳを１サイクルアサートするとともに、アドレ
ス等を出力する。同時にローカルバスのロック信号ＬＯ
Ｇがアサートされる。

■　バスインタフェース回路ＢＩＦが転送開始信号ＢＳ
を受信すると、システムバスに対して、リクエスト信号
ＲＥＱＩを出力する。

■　バスアービタＢＡからアクノリジ信号ＡＣＫ１が返
ってくると、バスインタフェース回路ＢＩＦからシステ
ムバスに転送開始信号ＳＢＳをアサートし、転送元と転
送先を指定したコマンドＣと、アドレスＡをシステムバ
スへ転送する。

■　このとき、バスインタフェース回路ＢＩＦは、シス
テムバス上のロック信号５ＬＯＣをアサートして、シス
テムバス上をロック状態とする。そして、コマンドとア
ドレスの転送を終了すると、転送終了信号ＣＰＴをアサ
ートして、−旦、転送を終了する。

■　その後、共通メモリＣＭからアンサＡＮとデータＤ
が返ってくるが、この場合も、同様の手順で、共通メモ
リＣＭからリクエスト信号ＲＥＱ２が出力されたのち、
バスアービタＢＡからアクノリジ信号ＡＣＫ２が返って
きてから、共通メモリＣＭがシステムバス上に転送開始
信号ＳＢＳをアサートし、同時にアンサＡＮを出力する
。この際、共通メモリＣＭは、アンサＡＮにおいて、コ
マンドで指定された転送元と転送先とを入れ替えてシス
テムバスに転送する。次に共通メモリＣＭからデータＤ
が転送され転送終了すると、転送終了信号ＣＰＴがアサ
ートされる。

■　バスインタフェース回路ＢＩＦでは、転送終了信号
ＣＰＴを受信したとき、ローカルバス上に受信完了信号
ＤＣを返してデータ線をアサートし、マイクロプロセッ
サμＰにデータを転送する。

次に、システムバスのロック信号５ＬＯＣをネゲートせ
ずに、転送開始信号ＢＳをアサートして、ライト動作を
行う。

■　マイクロプロセッサμＰは、転送開始信号ＢＳをア
サートするとともに、アドレスとデータを出力する。

バスインタフェース回路ＢＩＦはリクエスト信号ＲＥＱ
Ｉをアサートして、バスアービタＢＡからアクノリジ信
号ＡＣＫ１を受信したとき、システムバス上に転送開始
信号ＳＢＳをアサートし、コマンドＣと、アドレスＡと
、データＤをシステムバスへ転送し、転送終了時、転送
終了信号ＣＰＴをアサートする。

■　転送終了によって共通メモリＣＭから、リクエスト
信号ＲＥＱ２をアサートして、バスアービタＢＡからア
クノリジ信号ＡＣＫ２が返ってきたとき、共通メモリＣ
Ｍがシステムバス上に転送開始信号ＳＢＳをアサートし
、同時にアンサＡＮを出力して転送終了すると、転送終
了信号ＣＰＴをアサートする。

■　バスインタフェース回路ＢＩＦでは、アンサＡＮを
受は取ったとき、受信完了信号ＤＣをローカルバス上に
返して、ロック信号ＬＯＧをネゲートスる。ローカルバ
ス上のロック信号がネゲートされることによって、シス
テムバス上のロック信号５ＬＯＣがネゲートされる。

第４図は本発明の他の実施例を示したものであって、本
発明におけるロック線制御部６５の構成を示している。

第１７図におけると同じものを同じ番号で示し、７５．
７６はフリップフロップ（ＦＦ）、７７〜７９はアンド
回路、８０はオア回路である。

第４図の回路においては、ＦＦ７５でローカルバスのロ
ック信号ＬＯＧをサンプルし、アンド回路７７でこのサ
ンプル値とロック信号ＬＯＧを反転した値との論理積を
求めることによって、ロック信号ＬＯＧのネゲートを検
出する。さらにオア回路８０．アンド回路７Ｂ、ＦＦ７
６からなる回路でロック信号ＬＯＧのネゲート検出時こ
れをＦＦ７６に保持するとともに、転送終了信号ＣＰＴ
の発生時、保持を解く。アンド回路７９は、ＦＦ７６に
保持された信号と転送終了信号ＣＰＴとの論理積の出力
を発生する。

一方、アンド回路７１でアクノリジ信号ＡＣＫとキュー
バッファ（３）の値との論理積を求め、オア回路７２を
経てこの信号とシステムバスのロック信号５ＬＯＣとの
論理和をとった信号と、アンド回路７９の出力を反転し
た信号との論理積をとった信号をＦＦ７４で同期をとっ
て、システムバスのロック信号５ＬＯＣとして出力する
。

従って第４図の回路によれば、ローカルバスのロック信
号がネゲートされたのち、バスインタフェース回路ＢＩ
Ｆが転送終了信号ＣＰＴをアサートした次のサイクルで
、システムバスのロック信号５ＬＯＣをネゲートするこ
とができる。

第５図は、第４図の実施例によるＴ＆Ｓ制御の動作を説
明したものである。

第５図の例ではＴ＆５ｔｌＩＩＩｌｌを行うので、リー
ド動作が最初行われ、次にライト動作が行われる。

■　リード時の動作は、第３図に示された実施例の場合
と同様である。

■　次にライト動作時においては、マイクロプロセッサ
μＰは転送開始信号ＢＳをアサートするとともに、アド
レスとデータを出力し、出力終了時、転送終了信号ＣＰ
Ｔをアサートするとともに、ローカルバスのロック信号
ＬＯＣをネゲートする。

■　バスインタフェース回路ＢＩＦでは、この状態でシ
ステムバスのロック信号５ＬＯＣをネゲートすることな
くリクエスト信号ＲＥＱＩをアサートし、共通メモリＣ
Ｍからアクノリジ信号ＡＣＫ１を受信したとき、システ
ムバス上に転送開始信号ＳＢＳをアサートし、コマンド
ＣとアドレスＡをシステムバス上に転送する゛。そして
転送終了時、転送終了信号ＣＰＴをアサートしたのち、
システムバスのロック信号５ＬＯＣをネゲートする。

〔発明の効果〕

以上説明したように本発明によれば、複数の中央処理装
置と、共通メモリがシステムバスに接続されるとともに
、各中央処理装置が、ローカルバスを経て接続されたバ
スインタフェース回路を介してシステムバスに接続され
るマルチプロセッサシステムにおいて、バスインタフェ
ース回路がつきはなしモードに設定されている状態でロ
ック転送を行う場合に、つきはなしモードを非つきはな
しモードに予め設定することなく実行することができる
。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明の原理的構成を示す図
、第２図は本発明の一実施例を示す図、第３図は第２図
の実施例によるＴ＆５ＩｉＪＩｌの動作を説明する図、
第４図は本発明の他の実施例を示す図、第５図は第４図
の実施例によるＴ＆Ｓ＠ｌｌの動作を説明する図、第６
図はマルチプロセッサシステムの構成を例示する図、第
７図は各中央処理装置の構成を示す図、第８図はバスイ
ンタフェース回路とバスアービタとの接続を例示する図
、第９図は非つきはなしモード時のバスインタフェース
回路の動作を説明する図、第１０図はつきはなしモード
時のバスインタフェース回路の動作を説明する図、第１
１図はシステムバスのコマンドとアンサのフォーマット
を示す図、第１２図はバスインタフェース回路の構成を
示す図、第１３図はローカルバスの受信制御部の構成を
示す図、第１４図は従来のＤＣ＠＠部の構成を示す図、
第１５図はＦＩＦＯ制御部の構成を示す図、第１６図は
送信制御部の構成を示す図、第１７図は従来のロック線
制御部の構成を示す図である。 μＰはプロセッサ、ＢＩＦはバスインタフェース回路、
ｌは非つきはなしモード動作機能、２はつきはなしモー
ド動作機能、３はシステムバスロツタ転送機能、４はロ
ック転送制御機能、５はロック転送完了検出機能、６は
ロック転送終結機能、１１はシステムバス、１２はロー
カルバスである。

Claims

【特許請求の範囲】

（１）各プロセッサ（μＰ）がローカルバス（１２）を
経て接続されたバスインタフェース回路（ＢＩＦ）を介
してシステムバス（１１）に接続されるマルチプロセッ
サシステムにおける各バスインタフェース回路（ＢＩＦ
）が、ローカルバス（１２）から受信したアクセスをシステム
バス（１１）へ転送し該システムバス（１１）のアクセ
スが完了したとき該ローカルバス（１２）を解放する非
つきはなしモード動作機能（１）と、ローカルバス（１２）からアクセスを受信したとき直ち
にローカルバス（１２）を解放したのち該アクセスをシ
ステムバス（１１）へ転送するつきはなしモード動作機
能（２）とを有するとともに、ローカルバス（１２）がロック転送状態にされたときこ
れを検知してシステムバス（１１）へロック転送を行う
システムバスロック転送機能（３）を有する場合に、前記つきはなしモード動作機能（２）が有効なときにロ
ーカルバス（１２）から受信したアクセスがロック転送
によるものであるとき該アクセスの受信時ローカルバス
（１２）を解放することなく該アクセスをシステムバス
（１１）に転送しシステムバス（１１）のアクセスが完
了したのちにローカルバス（１２）を解放するロック転
送制御機能（４）を設けたことを特徴とするロック転送
方式。
（２）各プロセッサ（μＰ）がローカルバス（１２）を
経て接続されたバスインタフェース回路（ＢＩＦ）を介
してシステムバス（１１）に接続されるマルチプロセッ
サシステムにおける各バスインタフェース回路（ＢＩＦ
）が、ローカルバス（１２）から受信したアクセスをシステム
バス（１１）へ転送し該システムバス（１１）のアクセ
スが完了したとき該ローカルバス（１２）を解放する非
つきはなしモード動作機能（１）と、ローカルバス（１２）からアクセスを受信したとき直ち
にローカルバス（１２）を解放したのち該アクセスをシ
ステムバス（１１）へ転送するつきはなしモード動作機
能（２）とを有するとともに、ローカルバス（１２）がロック転送状態にされたときこ
れを検知してシステムバス（１１）へロック転送を行う
システムバスロック転送機能（３）を有する場合に、ローカルバス（１２）のロック転送が完了したことを検
知するロック転送完了検出機能（５）と、該ロック転送
の完了を検知したのちシステムバス（１１）のアクセス
が完了したときシステムバス（１１）のロック状態を終
了させるロック転送終結機能（６）とを設けたことを特
徴とするロック転送方式。