JPH0420544B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 CCITT勧告V.33型モデムに於いて、外部との
インタフエイス信号を少なくする為レートシーケ
ンスのビツト情報をSD信号、RD信号を使用して
受け渡しを行い、外部制御の負担を軽くする為受
信部で受信する８回の信号比較を行う。

〔産業上の利用分野〕

本発明は例えばV.33型モデムの様に同期化信
号にレートシーケンスを含むモデムのレートシー
ケンスに関するものである。

従来のモデムでは其の制御部〜送信部又は受信
部間を多数の線で接続する為機器構成が複雑とな
り、外部制御の負担が大きいと云う欠点があり、
此の改善が求められていた。

〔従来の技術〕

データ伝送用のCCITT勧告V.33型モデムは
QAM変調方式を採るモデムであり、４線式専用
線を使用してpoint−to−point通信を行う。

而も其の通信速度、多重化モードが外部から設
定出来る様考慮され、12Kbit／ｓと14.4Kbit／ｓ
の二つの通信速度を取ることが出来る。

又14.4Kbit／ｓの通信速度を取る場合でも、例
えば、7.2Kbit／ｓの通信速度を取る端末を２台
接続して多重化し、14.4Kbit／ｓの通信速度で伝
送したり、4.8Kbit／ｓの通信速度を取る端末を
３台接続して多重化し、14.4Kbit／ｓの通信速度
を伝送することも可能である。

此の様にV.33型モデムは其の通信速度、多重
化モードを外部から設定して変更使用することが
出来る装置である。

第２図はV.33型モデムのトレーニング信号を
説明する図である。尚以下全図を通じ同一記号は
同一対象物を表す。

此のためV.33型モデムに於いては通信開始に
当たり、第２図に示すトレーニング信号を送信側
から受信側へ送出して通信速度、及び多重化モー
ドを通知している。

第２図に示すセグメントSEG1では交番信号
（ABABの繰り返し信号）を送出し、其の通信速
度2400bit／ｓである。

セグメントSEG2ではＡ、Ｂ、Ｃ、Ｄのスクラ
ンブル信号が4800bit／ｓで送出され、受信側で
は等化器の調整用に使用される。

セグメントSEG3ではレートシーケンス信号が
同じく4800bit／ｓで送出され、受信側では此の
信号を受信して通信速度、多重化モードを識別
し、此の準備態勢を取る。

セグメントSEG4ではセグメントSEG3で指定
された通信速度、多重化モードで信号が送出され
る。

以上のトレーニング信号は約1.3秒程度かけて
送出され、終わるとデータDATAの送信が開始
される。

本発明で取り上げるのはセグメントSEG3のレ
ートシーケンスに関するものである。

セグメントSEG3の目的は上述した通りである
が、此のため16ビツトの信号が８回続けて送出さ
れ、此の16ビツトの信号に通信速度と多重化モー
ドを指定する情報が含まれている。受信側では16
ビツトの信号を８回続けて受信し、此等を比較し
て正確な16ビツトの信号を受信し、此の受信情報
に基づき自装置の状態を指定された通信速度と多
重化モードに合致する様にセツトし、セグメント
SEG4を受信して更に詳細な調整を行つた後デー
タ受信を開始する。

以上の説明から判る様に、V.33型モデムに於
いては通信速度開始に当たり、送信側では外部か
ら設定情報（通信速度と多重化モード等）により
伝送するビツト情報を変化させる必要があり、受
信側では対抗モデムからのレートシーケンスのビ
ツト情報（16ビツトの信号）に基づき通信速度と
多重化モード等をセツトする必要がある。

従つて送信部と制御部間、受信部と制御部間
で、レートシーケンスのビツト情報を受け渡しす
る必要がある。

第３図は従来のレートシーケンス制御方式の一
例を示す図である。

図中、１は制御部、２は多重・分配部、３は送
信部、４は受信部、５はスイツチ、６、及び７は
夫々端末である。

今仮に本モデムに7.2Kbit／ｓの通信速度を取
る端末６、及び端末７が接続され、此れ等を多重
化して14.4Kbit／ｓの通信速度で対向モデムに送
出する場合を例に取つて説明する。

先づ設定情報（通常速度と多重化モード＝16ビ
ツトの信号）が制御部１にセツトされる。制御部
１は多重・分配部２へ多重化モード信号を送り、
多重・分配部２が7.2Kbit／ｓの通信速度を有す
る２チヤンネルを、14.4Kbit／ｓの通信速度を有
する１チヤンネルに変換する様にセツトする。

次に制御部１はスイツチ５を制御して送信部３
と多重・分配部２を切り離し、16本の送信ビツト
情報線（x₁〜X₁₆）を使用して並列形式で前述し
た16ビツトの信号を送信部３へ送出する。

送信部３は此の信号を受信すると、此の信号を
直列信号に変換して4800bit／ｓで８回送出する。
此れが前述したセグメントSEG3である。

送信部３は引続きセグメントSEG4を送出した
後、制御部１はスイツチ５を再び制御して送信部
３と多重・分配部２を接続し、送信部３から多重
化された送信データSDを対向モデムに
14.4Kbit／ｓの通信速度で送出する。尚制御部１
から送信部３に対する制御は制御信号線ｂを介し
て伝えられる。

受信側のモデムでは受信部４がセグメント
SEG3（８回の16ビツトの信号）を受信して相互
比較をし、正確な16ビツトの信号を並列信号に変
換した後、16本の受信ビツト情報線（y₁〜y₁₆）
を介して制御部１へ伝える。制御部１は多重化モ
ード信号を多重・分配部２へ送り、多重・分配部
２が14.4Kbit／ｓの通信速度を１チヤンネルを
7.2Kbit／ｓの通信速度を有する２チヤンネルに
分配する様にセツトする。此の結果信号線ｃを介
して送られて来た14.4Kbit／ｓの通信速度を有す
る受信データRDは多重・分配部２に於いて
7.2Kbit／ｓの通信速度を有する２チヤンネルに
分離され、夫々端末６、及び端末７へ出力され
る。尚制御部１から受信部４に対する制御信号は
制御信号線ｄを介して伝えられる。

〔発明が解決しようとする問題点〕

然しながら従来方式では制御部１と送信部３の
間には16組の送信ビツト情報線（x₁〜x₁₆）、１組
の信号線ａ、及び１組の制御信号線b.計18組の線
を必要とし、制御部１と受信部４の間にも同様に
18組の線を必要とするので、全体では36組もの線
を使用しなければならないと云う欠点があつた。

〔問題点を解決するための手段〕

上記問題点は第１図に示す様に制御部１ａと送
信部３ａを３組の線ａ，ｂ及びｅで接続し、第３
の線ａはスイツチ５を介して送信部３ａへのシリ
アル送信データ信号線（SD信号線）と接続し、
該制御部１ａと受信部４ａを３組の線ｃ，ｄ及び
ｆで接続し、第６の線ｃは受信部４ａからのシリ
アル受信データ信号線（RD信号線）と接続し、
送信側では制御部１ａは線ｂを介して送信部３ａ
を制御し、線ｅを介して送信部３ａから送られて
来る同期化信号に基づき第３の線ａと送信部３ａ
のSD信号線とが接続されるようにスイツチ５を
制御すると共に、通信速度と多重化モードを指定
する16ビツト情報を線ａを介して直列信号形式で
該送信部３ａへ送り、送信部３ａは前記16ビツト
情報を連続８回送出し、受信側では制御部１ａは
線ｄを介して受信部４ａを制御し、受信部４ａは
前記16ビツト情報を連続８回受信して相互比較を
行い正確な前記16ビツト情報を求め、線ｆを介し
て同期化信号を、線ｃを介して直列信号形式で制
御部１ａへ正確な前記16ビツト情報を送出するこ
とにより解決される。

〔作用〕

本発明に依ると制御部〜送信部又は受信部間の
線数が大幅に減少するのでインタフエイスの信号
が簡単となり、機器構成が簡単化されると云う利
点が生まれる。

〔実施例〕

第１図は本発明に依るレートシーケンス制御方
式の一実施例を示す図である。

図中、１ａは制御部、３ａは送信部、４ａは受
信部、１ｘはＰ／Ｓ変換回路である。

本発明に於いては従来の制御部と送信部の間を
結ぶ16組の送信ビツト情報線を廃止し、信号線ａ
を使用してセグメントSEG3の情報をシリアル形
式でスイツチ５を経由して送信部へ送り、此の為
新たに同期化信号線ｅを１本追加する。更に本発
明に依る制御部1aには従来方式の制御部１に16
ビツトの設定情報をシリアル形式に変換する機能
を有するＰ／Ｓ変換回路１ｘを付加した。

１個の同期化信号が送信部３ａから送られて来
る度に制御部１ａはＰ／Ｓ変換回路１ｘを駆動
し、信号線ａを使用して16ビツト情報をシリアル
形式で１回送出し、送信部３ａは受信した16ビツ
ト情報を８回繰り返し対向モデムに送出する。

受信側では受信部４ａは同期化信号を１回受信
すると制御部１ａへ伝えると共に引続き入つて来
る８回の16ビツト情報を受信し、８回の16ビツト
情報を比較して間違いのない正確な16ビツト情報
とし、信号線ｃを使用して１回此の正確な16ビツ
ト情報を制御部１ａへ伝える。

制御部１ａは信号線ｃを介して受信した正確な
16ビツト情報を基にして多重・分配部２を制御し
て所定の状態にセツトし、受信データRDの受信
態勢を取る。

此の様に信号線ａ，ｃを使用して16ビツト情報
の受け渡しを行う時、送信部３ａ、受信部４ａは
同期化信号を送信中又は受信中であり、此の時送
信データSD、受信データRDは無効である。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、制御
部〜送信部又は受信部間の線数が大幅に減少する
のでインタフエイスの信号が簡単となり、機器構
成が簡単化されると云う大きい効果がある。

【図面の簡単な説明】

第１図は本発明に依るレートシーケンス制御方
式の一実施例を示す図である。第２図はV.33型
モデムのトレーニング信号を説明する図である。
第３図は従来のレートシーケンス制御方式の一例
を示す図である。 図中、１は制御部、２は多重・分配部、３は送
信部、４は受信部、５はスイツチ、６、及び７は
夫々端末、１ａは制御部、３ａは送信部、４ａは
受信部、１ｘはＰ／Ｓ変換回路である。

Claims (1)

1. 【特許請求の範囲】 １ データ通信用モデムに於いて、 設定取込み動作の制御を行う制御部１ａと変調
   部を含む送信部３ａを３組の線ａ，ｂ、及びｅで
   接続し、第３の線ａはスイツチ５を介して送信部
   ３ａへのシリアル送信データ信号線（SD信号線）
   と接続し、 該制御部１ａと復調部を含む受信部４ａを３組
   の線ｃ，ｄ、及びｆで接続し、第６の線ｃは受信
   部４ａからのシリアル受信データ信号線（RD信
   号線）と接続し、 送信側では該制御部１ａは第１の線ｂを介して
   該送信部３ａを制御し、 第２の線ｅを介して該送信部３ａから送られて
   くる同期化信号に基づき第３の線ａと送信部３ａ
   のSD信号線とが接続されるようにスイツチ５を
   制御すると共に、通信速度と多重化モードを指定
   する16ビツト情報を第３の線ａを介して直列信号
   形式で該送信部３ａへ送り、 該送信部３ａは前記情報を送出し、 受信側では該制御部１ａは第４の線ｄを介して
   該受信部４ａを制御し、 該受信部４ａは前記情報を連続して受信して相
   互比較を行い正確な前記情報を求め、第５の線ｆ
   を介して同期化信号を、第６の線ｃを介して直列
   信号形式で該制御部１ａへ送出することを特徴と
   するレートシーケンス制御方式。