JPS62128248A - レ−トシ−ケンス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＣＣＩＴＴ勧告ｖ、勧告型モデムに於いて、外部とのイ
ンタフェイス信号を少なくする為レートシーケンスのビ
ット情報をＳＤ信号、ＲＤ倍信号使用して受は渡しを行
い、外部制御のｉｈ担を軽くする為受信部で受信する８
回の信号比較を行う。

〔産業上の利用分野〕

本発明は例えばＶ、３３型モデムの様に同期化信号にレ
ートシーケンスを含むモデムのレートシーケンスに関す
るものである。

従来のモデムでは其の制御部〜送信部又は受信部間を多
数の線で接続する為機器構成が複雑となリ、外部制御の
負担が大きいと云う欠点があり、此の改善が求められて
いた。

〔従来の技術〕

データ伝送用のＣＣＩＴＴ勧告ｖ、３３型モデムはＱＡ
Ｍ変調方式を採るモデムであり、４線式専用線を使用し
てｐａｉｎｔ　−ｔｏ−ｐｏｉｎｔ通信を行う。

而も其の通信速度、多重化モードが外部から設定出来る
様考慮され、１２　Ｋ　ｂｉｔ／ｓと１４．４Ｋｂｉｔ
／ｓの二つの通信速度を取ることが出来る。

又１４．４　Ｋ　ｂｉｔ／ｓの通信速度を取る場合でも
、例えば、７．２　Ｋ　ｂｉｔ／ｓの通信速度を取る端
末を２台接続して多重化し、１４．４　Ｋ　ｂｉ　ｔ／
ｓの通信速度で伝送したり、４．８　Ｋｂｉｔ／ｓの通
信速度を取る端末を３台接続して多重化し、１４．４　
Ｋ　ｂｉｔ／ｓの通信速度で伝送することも可能である
。

此の様に■、３３型モデムは其の通信速度、多重化モー
ドを外部から設定して変更使用することが出来る装置で
ある。

第２図はｖ、３３型モデムのトレーニング信号を説明す
る図である。尚以下全図を通じ同一記号は同一対象物を
表す。

此のためＶ、３３型モデムに於いては通信開始に当たり
、第２図に示すトレーニング信号を送信側から受信側へ
送出して通信速度、及び多重化モードを通知している。

第２図に示すセグメント５ＥＧ１では交番信号（Ａ　Ｂ
　Ａ　Ｂの繰り返し信号）を送出し、其の通信速度２４
００ｂｉ　ｔ／ｓである。

セグメント５ＥＧ２ではＡ、Ｂ、Ｃ，Ｄのスクランブル
信号が４８００ｂｉｔ／ｓで送出され、受信側では等花
器の１ＪＸＩ整用に使用される。

セグメント５ＥＧ３ではレートシーケンス信号が同じ＜
　４８００ｂｉｔ／ｓで送出され、受信側では此の信号
を受信して通信速度、多重化モードを識別し、此の準備
態勢を取る。

セグメント５ＥＧ４ではセグメント５ＥＧ３で指定され
た通信速度、多重化モードで信号が送出される。

以上のトレーニング信号は約１．３秒程度かけて送出さ
れ、終わるとデータＤＡＴＡの送信が開始される。

本発明で取り上げるのはセグメント５ＥＧ３のレートシ
ーケンスに関するものである。

セグメント５ＥＧ３の目的は上述した通りであるが、此
のため１６ビットの信号が８回続けて送出され、此の１
６ビットの信号に通信速度と多重化モードを指定する情
報が含まれている。受信側では１６ビットの信号を８回
続けて受信し、此等を比較して正確な１６ビットの信号
を受信し、此の受信情報に基づき自装置の状態を指定さ
れた通信速度と多重化モードに合致する様にセントし、
セグメント５ＥＧ４を受信して更に詳細な調整を行った
後データ受信を開始する。

以上の説明から判る様に、■、３３型モデムに於いては
通信開始に当たり、送信側では外部から設定情報（通信
速度と多重化モード等）により伝送するビット情報を変
化させる必要があり、受信側では対向モデムからのレー
トシーケンスのビット情報（１６ビットの信号）に基づ
き通信速度と多重化モード等をセットする必要がある。

従って送信部と制御部間、受信部と制御部間で、レート
シーケンスのビット情報を受は渡しする必要がある。

第３図は従来のレートシーケンス制＜：ｆｌｌ方弐の一
例を示す図である。

図中、１は制御部、２は多重・分配部、３は送信部、４
は受信部、５はスイッチ、６、及び７ば夫々端末である
。

今仮に本モデムに７．２　Ｋｂｉｔ／ｓの通信速度を取
る端末６、及び端末７が接続され、此れ等を多重化して
１４．４Ｋｂｉｔ／ｓの通信速度で対向モデムに送出す
る場合を例に取って説明する。

先づ設定情報（通信速度と多重化モード−１６ビットの
信号）が制御部１にセットされる。制御部１は多重・分
配部２へ多重化モード信号を送り、多重・分配部２が７
．２　Ｋｂｉｔ／ｓの通信速度を有する２チヤンネルを
、１４．４Ｋｂｉｔ／ｓの通（ｉ速度を有する１チヤン
ネルに変換する様にセットする。

次に制御部１はスイッチ５を制御して送信部３と多重・
分配部２を切り離し、１６本の送信ビット情報線（ＸＩ
”’Ｘｌ６）を使用して並列形式で前述した１６ビット
の信号を送信部３へ送出する。

送信部３は此の信号を受信すると、此の信号を直列信号
に変換して４８００ｂｉ　ｔ／ｓで８回送出する。

此れが前述したセグメント５ＥＧ３である。

送信部３は引続きセグメント５ＥＧ４を送出した後、制
御部１はスイッチ５を再び制御して送信部３と多重・分
配部２を接続し、送信部３から多重化された送イ８デー
タＳＤを対向モデムに１４．４Ｋｂｉｔ／ｓの通信速度
で送出する。尚制御部１から送信部３に対する制御は制
御信号線すを介して伝えられる。

受信側のモデムでは受信部４がセグメン）ＳＥＧ３　（
８回の１６ビットの信号）を受信して相互比較をし、正
確な１６ビットの信号を並列信号に変換した後、１６本
の受信ビット情報線０’＋−）’＋６）を介して制御部
１へ伝える。制御部１は多重化モード信号を多重・分配
部２へ送り、多重・分配部２が１４．４　Ｋ　ｂｉｔ／
ｓの通信速度を有する１チヤンネルを７．２　Ｋｂｉｔ
／ｓの通信速度を有する２チヤンネルに分配する様にセ
ットする。此の結果信号線Ｃを介して送られて来た１４
．４　Ｋ　ｂｉｔ／ｓの通信速度を有する受信データＲ
Ｄは多重・分配部２に於いて７．２　Ｋｂｉｔ／ｓの通
信速度を有する２チヤンネルに分離され、夫々端末６、
及び端末７へ出力される。

尚制御部ｌから受信部４に対する制御信号は制御信号ｖ
Ａｄを介して伝えられる。

〔発明が解決しようとする問題点〕

然しなから従来方式では制御部１と送信部３の間には１
６組の送信ビット情報線（Ｘ　ｌ　””　Ｘ　１６）、
１組の信号線ａ、及び１組の制御信号線ｂ、計１８組の
線を必要とし、制御部１と受信部４の間にも同様に１８
組の線を必要とするので、全体では３６組もの線を使用
しなければならないと云う欠点があった。

〔問題点を解決するための手段〕

上記問題点は第１図に示す様に制御部１ａと送信部３ａ
を３組の線ａ、ｂ及びｅで接続し、該制御部１ａと受信
部４ａを３組の線ｃ、ｄ及びｆで接続し、送信側では制
御部１ａは線すを介して送信部３ａを制御し、線ｅを介
して送信部３ａから送られて来る同期化信号に基づき通
信速度と多重化モードを指定する１６ビソト情報を線ａ
を介して直列信号形式で該送信部３ａへ送り、送信部３
ａは前記１６ビット情報を連続８回送出し、受信側でば
制御部１ａは線ｄを介して受信部４ａを制御し、受信部
４ａは前記１６ビット情報を連続８回受信して相互比較
を行い正確な前記１６ビット情報を求め、線ｆを介して
同期化信号を、線Ｃを介して直列信号形式で制御部１ａ
へ正確な前記１６ビット情報を送出することにより解決
される。

〔作用〕

本発明に依ると制御部〜送信部又は受信部間の線数が大
幅に減少するのでインクフェイスの信号が簡単となり、
機器構成が簡単化されると云う利点が生まれる。

〔実施例〕

第１図は本発明に依るレートシーケンス制御方式の一実
施例を示す図である。

図中、ｌａは制御部、３ａば送信部、４ａは受信部、１
ｘはＰ／Ｓ変換回路である。

本発明に於いては従来の制御部と送信部の間を結ぶ１６
組の送信ビット情報線を廃止し、信号線ａを使用してセ
グメント５ＥＧ３の情報をシリアル形式でスイッチ５を
経由して送信部へ送り、此の為新たに同期信号線Ｃを１
本追加する。更に本発明に依る制御部１ａには従来方式
の制御部１に１６ビットの設定情報をシリアル形式に変
換する機能を有するＰ／Ｓ変換回路１ｘを付加した。

１個の同期化信号が送信部３ａから送られて来る度に制
御部１ａはＰ／Ｓ変換回路１ｘを駆動し、信号線ａを使
用して１６ビット情報をシリアル形式で１回送出し、送
信部３ａは受信した１６ビット情報を８回繰り返し対向
モデムに送出する。

受（ｉ側では受信部４ａは同期化信号を１回受信すると
制御部１ａへ伝えると共に引続き入って来る８回の１６
ビット情報を受信し、８回の１６ビット情報を比較して
間違いのない正確な１６ビット情報とし、信号線ａを使
用して１回此の正確な１６ビット情報を制御部１ａへ伝
える。

制御部１ａは信号線ａを介して受信した正確な１６ビッ
ト情報を基にして多重・分配部２を制御して所定の状態
にセントし、受ｆδデータＲＤの受信態勢を取る。

此の様に信号線ａを使用して１６ビット情報の受は渡し
を行う時、送信部３ａ、受信部４ａは同期化信号を送信
中又は受信中であり、此の時送信データＳＤ、受信デー
タＲＤは無効である。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、制御部〜送信
部又は受信部間の線数が大幅に減少するのでインクフェ
イスの信号が簡単となり、機器構成が簡単化されると云
う大きい効果がある。

【図面の簡単な説明】

第１図は本発明に依るレートシーケンス制御方式の一実
施例を示す図である。 第２図はＶ、３３型モデムのトレーニング１５号を説明
する図である。 第３図は従来のレートシーケンス制御方式の一例を示す
図である。 図中、１は制御部、２は多重・分配部、３は送信部、４
は受信部、５はスイッチ、６、及び７は夫々端末、１ａ
は制御部、３ａは送信部、４ａは受信部、１ｘばＰ／Ｓ
変換回路である。 峯１　口 Ｖ３３９〜已す乙のＨし一ニシグヂ；う０添衰川り羊２
　図

Claims (1)

1. 【特許請求の範囲】 データ通信用モデムに於いて、 設定取込み動作の制御を行う制御部（１ａ）と変調部を
   含む送信部（３ａ）を３組の線（ａ、ｂ、及びｅ）で接
   続し、 該制御部（１ａ）と復調部を含む受信部（４ａ）を３組
   の線（ｃ、ｄ、及びｆ）で接続し、 送信側では該制御部（１ａ）は第１の線（ｂ）を介して
   該送信部（３ａ）を制御し、 第２の線（ｅ）を介して該送信部（３ａ）から送られて
   来る同期化信号に基づき通信速度と多重化モードを指定
   する１６ビット情報を第３の線（ａ）を介して直列信号
   形式で該送信部（３ａ）へ送り、 該送信部（３ａ）は前記情報を送出し、 受信側では該制御部（１ａ）は第４の線（ｄ）を介して
   該受信部（４ａ）を制御し、 該受信部（４ａ）は前記情報を連続して受信して相互比
   較を行い正確な前記情報を求め、第５の線（ｆ）を介し
   て同期化信号を、第６の線（ｃ）を介して直列信号形式
   で該制御部（１ａ）へ送出することを特徴とするレート
   シーケンス制御方式。