JPH0318063A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0318063A JPH0318063A JP15287789A JP15287789A JPH0318063A JP H0318063 A JPH0318063 A JP H0318063A JP 15287789 A JP15287789 A JP 15287789A JP 15287789 A JP15287789 A JP 15287789A JP H0318063 A JPH0318063 A JP H0318063A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- drain
- end part
- width
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＭＯＳ電界効果トランジスタのゲート構造に関し、
トランジスタ特性を劣化させることなくゲート幅を縮小
することを目的とし、 基板上にドレインとソースが所定間隔を隔てて形威され
、そのドレイン・ソース間において基板上に絶縁膜を介
してゲートが形成されるＭＯＳトランジスタであって、
トレイン端縁部に交差するゲート端縁部はゲート中央部
よりゲート幅を拡大するように湾曲させて梢戊する． ［産業上の利用分野］ この発明はＭＯｓｔ界効果トランジスタのゲート横遺に
関するものである． 近年の半導体集積回路の高集積化にともないその集積回
路中に形成される各トランジスタの占める面積も益々小
さくなっている．この結果、特にＭＯＳトランジスタに
おいてはゲートの幅、すなわちドレインとソースとの間
隔が狭くなると、この間の電界強度が高くなる．そして
、この高電界強度によるゲート絶縁膜中ヘのホットエレ
クトロンのトラップがトランジスタ特性を劣化させる原
因となっている． ［従来の技術コ 従来、例えば第４図及び第５図に示すシリコンゲートＮ
チャネルＭＯＳトランジスタではＰ型基板１にＮ型拡敗
層を形成することによりドレイン２及びソース３が形成
され、そのドレイン・ソース間にＳｉ０２Ｍにてなる絶
縁１Ｂ！４を介してポリシリコンでゲート５が形成され
る．そして、例えばドレイン２に電源を供給するととも
にゲート５にゲート電圧を印加すると、絶縁ＷＡ４下方
にチャネル６が形威されて電子が誘起され、ドレイン・
ソース間に電流が流れる． ［発明が解決しようとする課題〕 上記のようなＭＯＳトランジスタは近年の高集積化にと
もない、ドレイン２及びソース３の幅が縮小されるとと
もに、ドレイン・ソース間の間隔すなわちゲート５の幅
も縮小されているため、ドレイン・ソース間の電界強度
が高くなり、チャネル６にホットエレクトロンが発生し
易くなる。
することを目的とし、 基板上にドレインとソースが所定間隔を隔てて形威され
、そのドレイン・ソース間において基板上に絶縁膜を介
してゲートが形成されるＭＯＳトランジスタであって、
トレイン端縁部に交差するゲート端縁部はゲート中央部
よりゲート幅を拡大するように湾曲させて梢戊する． ［産業上の利用分野］ この発明はＭＯｓｔ界効果トランジスタのゲート横遺に
関するものである． 近年の半導体集積回路の高集積化にともないその集積回
路中に形成される各トランジスタの占める面積も益々小
さくなっている．この結果、特にＭＯＳトランジスタに
おいてはゲートの幅、すなわちドレインとソースとの間
隔が狭くなると、この間の電界強度が高くなる．そして
、この高電界強度によるゲート絶縁膜中ヘのホットエレ
クトロンのトラップがトランジスタ特性を劣化させる原
因となっている． ［従来の技術コ 従来、例えば第４図及び第５図に示すシリコンゲートＮ
チャネルＭＯＳトランジスタではＰ型基板１にＮ型拡敗
層を形成することによりドレイン２及びソース３が形成
され、そのドレイン・ソース間にＳｉ０２Ｍにてなる絶
縁１Ｂ！４を介してポリシリコンでゲート５が形成され
る．そして、例えばドレイン２に電源を供給するととも
にゲート５にゲート電圧を印加すると、絶縁ＷＡ４下方
にチャネル６が形威されて電子が誘起され、ドレイン・
ソース間に電流が流れる． ［発明が解決しようとする課題〕 上記のようなＭＯＳトランジスタは近年の高集積化にと
もない、ドレイン２及びソース３の幅が縮小されるとと
もに、ドレイン・ソース間の間隔すなわちゲート５の幅
も縮小されているため、ドレイン・ソース間の電界強度
が高くなり、チャネル６にホットエレクトロンが発生し
易くなる。
一方、ドレイン２及びソース３端縁部に交差ずるゲート
端緑部Ｅにおける絶縁膜４はその製造工程中に生じるス
トレスにより構造に欠陥が発生し易い。この結果、チャ
ネル６に発生したホットエレクトロンがトレイン端縁部
と交差するゲート端縁部Ｅでの絶縁膜４にトラップされ
易くなりこの絶縁膜４中のホットエレクトロンがＭＯＳ
トランジスタのしきい値を変化させるという問題点が発
生する． この発明の目的は、トランジスタ特性を劣化させること
なくゲート幅を縮小可能とするＭＯＳトランジスタのゲ
ート構造を提供するにある。
端緑部Ｅにおける絶縁膜４はその製造工程中に生じるス
トレスにより構造に欠陥が発生し易い。この結果、チャ
ネル６に発生したホットエレクトロンがトレイン端縁部
と交差するゲート端縁部Ｅでの絶縁膜４にトラップされ
易くなりこの絶縁膜４中のホットエレクトロンがＭＯＳ
トランジスタのしきい値を変化させるという問題点が発
生する． この発明の目的は、トランジスタ特性を劣化させること
なくゲート幅を縮小可能とするＭＯＳトランジスタのゲ
ート構造を提供するにある。
［課題を解決するための手段］
ｇ１［２は本発明の原理説明図であり．同図＜ａ）はＭ
ＯＳトランジスタの平面図、同図（ｂ）はＭＯＳトラン
ジスタの断面図である．そのＭＯＳトランジスタは基板
１上にドレイン２とソース３が所定間隔を隔てて形成さ
れ、そのドレイン・ソース間において基板１上に絶縁Ｍ
４を介してゲート５が形成される．そして、ドレイン端
縁部に交差するゲート端縁部Ｅはゲート中央部よりゲー
ト幅を拡大するように湾曲されている． ［作用］ ドレイン端縁部に交差するゲート端縁部Ｅはゲート中央
部よりゲート幅を拡大されて、ゲート端縁部Ｅの電界強
度が緩和され、絶縁膜４へのホットエレクトロンのトラ
ップが抑制される．［実施例］ 以下、この発明を具体化した実施例を第ｌ図に従って説
明する．なお、前記従来例と同一梢成部分は同一番号を
付して説明する。
ＯＳトランジスタの平面図、同図（ｂ）はＭＯＳトラン
ジスタの断面図である．そのＭＯＳトランジスタは基板
１上にドレイン２とソース３が所定間隔を隔てて形成さ
れ、そのドレイン・ソース間において基板１上に絶縁Ｍ
４を介してゲート５が形成される．そして、ドレイン端
縁部に交差するゲート端縁部Ｅはゲート中央部よりゲー
ト幅を拡大するように湾曲されている． ［作用］ ドレイン端縁部に交差するゲート端縁部Ｅはゲート中央
部よりゲート幅を拡大されて、ゲート端縁部Ｅの電界強
度が緩和され、絶縁膜４へのホットエレクトロンのトラ
ップが抑制される．［実施例］ 以下、この発明を具体化した実施例を第ｌ図に従って説
明する．なお、前記従来例と同一梢成部分は同一番号を
付して説明する。
第２図に示すＭＯＳトランジスタは、ドレイン２端縁部
に交差するゲート５の端縁部Ｅがゲート中央部よりゲー
ト幅を拡大するように湾曲形成されている．その寸法は
例えばゲート中央部のゲート幅Ｗ１を０．８〜１ミクロ
ンとした場合には、端緑部Ｅの拡大幅Ｗ２を０．０５〜
０．１ミクロンとする．また、ゲート幅Ｗ１を０、８ミ
クロン以下とした場合には拡大＠Ｗ２を０．０２〜０．
１ミクロンとする．なお、端縁部Ｅでゲート幅を拡大す
るように湾曲形成したのは、端縁部Ｅを例えばクランク
状の不連続線で拡大すると、その不連続部分でゲート５
及び絶縁膜４に強いストレスが発生してトランジスタ特
性に悪影響を及ぼすおそれがあるからである．そして、
ゲート５下部の絶縁膜４もゲート５と同形状に形成され
、このゲート５及び絶縁膜４は基板１上にＳｉ０２膜及
びポリシリコン膜を形或した後これらを上記形状にフォ
トエッチングすることにより形戊される。
に交差するゲート５の端縁部Ｅがゲート中央部よりゲー
ト幅を拡大するように湾曲形成されている．その寸法は
例えばゲート中央部のゲート幅Ｗ１を０．８〜１ミクロ
ンとした場合には、端緑部Ｅの拡大幅Ｗ２を０．０５〜
０．１ミクロンとする．また、ゲート幅Ｗ１を０、８ミ
クロン以下とした場合には拡大＠Ｗ２を０．０２〜０．
１ミクロンとする．なお、端縁部Ｅでゲート幅を拡大す
るように湾曲形成したのは、端縁部Ｅを例えばクランク
状の不連続線で拡大すると、その不連続部分でゲート５
及び絶縁膜４に強いストレスが発生してトランジスタ特
性に悪影響を及ぼすおそれがあるからである．そして、
ゲート５下部の絶縁膜４もゲート５と同形状に形成され
、このゲート５及び絶縁膜４は基板１上にＳｉ０２膜及
びポリシリコン膜を形或した後これらを上記形状にフォ
トエッチングすることにより形戊される。
このような構成のＭＯＳトランジスタでは、そのトラン
ジスタ特性を決定するゲート中央部のゲート＠Ｗ１を変
更することな＜ｆ＠緑部Ｅにおけるゲート幅を拡大幅Ｗ
２で拡大している．このため、トランジスタ特性に影響
を及ぼすことなく＠縁部Ｅの電界強度を緩和することが
でき、動作中における絶縁膜４へのホットエレクトロン
のトラップを防止してトランジスタ特性の劣化を防止す
ることができる．そして、このＭＯＳ｝−ランジスタの
面積を拡大することらないので集積度を低下させること
らない． また、Ｍ Ｏ Ｓ ｝ランジスタではその動作上ドレイ
ンとソースが入替わって動作することがあるので、第３
図に示すようにゲート５の両開においてドレイン２及び
ソース３＠縁と交差する端縁部Ｅをゲート中央部よりゲ
ート幅が拡大するように湾曲形或するようにしてもよい
． ［発明の効果］ 以上詳述したように、この発明はゲート幅が縮小されて
もトランジスタ特性を劣化させることのないＭｏＳトラ
ンジスタのゲート楕遣を提供することができる優れた効
果を発揮する． 第３図はこの発明の別の実施例を示す概略平面図、 第４図は従来例のＭＯＳトランジスタを示す概略平面図
、 第５図はその断面図である。
ジスタ特性を決定するゲート中央部のゲート＠Ｗ１を変
更することな＜ｆ＠緑部Ｅにおけるゲート幅を拡大幅Ｗ
２で拡大している．このため、トランジスタ特性に影響
を及ぼすことなく＠縁部Ｅの電界強度を緩和することが
でき、動作中における絶縁膜４へのホットエレクトロン
のトラップを防止してトランジスタ特性の劣化を防止す
ることができる．そして、このＭＯＳ｝−ランジスタの
面積を拡大することらないので集積度を低下させること
らない． また、Ｍ Ｏ Ｓ ｝ランジスタではその動作上ドレイ
ンとソースが入替わって動作することがあるので、第３
図に示すようにゲート５の両開においてドレイン２及び
ソース３＠縁と交差する端縁部Ｅをゲート中央部よりゲ
ート幅が拡大するように湾曲形或するようにしてもよい
． ［発明の効果］ 以上詳述したように、この発明はゲート幅が縮小されて
もトランジスタ特性を劣化させることのないＭｏＳトラ
ンジスタのゲート楕遣を提供することができる優れた効
果を発揮する． 第３図はこの発明の別の実施例を示す概略平面図、 第４図は従来例のＭＯＳトランジスタを示す概略平面図
、 第５図はその断面図である。
図中、
１は基板、
２はドレイン、
３はソース
４は絶縁膜、
５はゲート、
Ｅはゲート端縁部である．
第ｌ図＜ａ）（ｂ）はこの発明の原理説明図、第２図は
この発明の実施例を示すＭＯＳ｝ランジスタの概略平面
図、 第 １ 図 本発明の原理説明図 第３図 本発明の別の実＠例を示す概略平面図 後図面無し 第４図 従寮のＭＯＳトランジスタのａ略平面図６ 第２図 本発明の実機例のＭＯＳｈラフジズ夕を示す［略平面図
洋来のＭＯＳトランジスタの断面図
この発明の実施例を示すＭＯＳ｝ランジスタの概略平面
図、 第 １ 図 本発明の原理説明図 第３図 本発明の別の実＠例を示す概略平面図 後図面無し 第４図 従寮のＭＯＳトランジスタのａ略平面図６ 第２図 本発明の実機例のＭＯＳｈラフジズ夕を示す［略平面図
洋来のＭＯＳトランジスタの断面図
Claims (1)
- １、基板（１）上にドレイン（２）とソース（３）が所
定間隔を隔てて形成され、そのドレイン・ソース間にお
いて基板（１）上に絶縁膜（４）を介してゲート（５）
が形成されるＭＯＳトランジスタであって、ドレイン端
縁部に交差するゲート端縁部（Ｅ）はゲート中央部より
ゲート幅を拡大するように湾曲させたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287789A JPH0318063A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287789A JPH0318063A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318063A true JPH0318063A (ja) | 1991-01-25 |
Family
ID=15550075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15287789A Pending JPH0318063A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318063A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827363A (ja) * | 1981-08-10 | 1983-02-18 | Fujitsu Ltd | 電界効果トランジスタの製造法 |
| JPS6081867A (ja) * | 1983-10-11 | 1985-05-09 | Nec Corp | Ｍｏｓ型電界効果トランジスタ |
| JPS62200767A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Ｍｏｓ型半導体装置 |
-
1989
- 1989-06-14 JP JP15287789A patent/JPH0318063A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827363A (ja) * | 1981-08-10 | 1983-02-18 | Fujitsu Ltd | 電界効果トランジスタの製造法 |
| JPS6081867A (ja) * | 1983-10-11 | 1985-05-09 | Nec Corp | Ｍｏｓ型電界効果トランジスタ |
| JPS62200767A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Ｍｏｓ型半導体装置 |
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