JPH0421071A - 並列回路シミュレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模ＬＳＩの電子回路設計に用いられる並
列回路シミュレーション装置に利用する。

特に、並列回路シミュレーションで処理時間を最小にす
る回路分割を求める手段に関する。

〔概要〕

本発明は、並列回路シミュレーション装置の回路分割手
段において、 分割繰り返し過程で、並列回路シミュレーション処理時
間を比較する区切りを設定することにより、 二の処理時間の比較結果から並列回路シミュレーション
処理時間の短縮効果が飽和状態に達したことを判定する
ことができるようにしたものである。

〔従来の技術〕

並列回路シミュレーション装置での回路分割の従来技術
としては、階層構造をもった回路をこの階層構造を保持
しつつ最上位親回路に参照される部分回路群から２つに
分割する処理を部分回路群のうちシミュレーション予測
時間が最大のものに適用し、生成された部分回路群の数
が並列シミュレーションのプロセッサ数に達するかまた
は並列シミュレーション処理時間短縮が飽和するまで繰
り返していた（参考文献：昭和６３年特許願第２３９２
１８号、特開平２−８７２７９号公報参照）。

〔発明が解決しようとする問題点〕

このような従来技術では、生成された部分回路群すなわ
ち葉の数が並列回路シミュレーションのプロセッサ数に
達するかまたは並列シミュレーション処理時間短縮が飽
和されるまでシミュレーション予測時間が最大の葉の二
分割が繰り返されるが、並列シミュレーション処理時間
短縮が飽和したことを判定する方法については述べられ
ていない。並列回路シミュレーションの処理時間は最上
位レベルの親回路から葉までのバスのシミュレーション
処理時間が最大のものにより決定される。

最大のシミニレ−ジョン処理時間をもつ葉の分割を繰り
返すことにより葉のみのシミュレーション処理時間は減
少していくが、その葉を参照する親回路の外部節点数で
表されるシミニレ−ジョン処理時間は増加するので、全
体の並列シミュレーション処理時間は葉の数に反比例し
ない。また、葉の負荷バランスにより葉の分割繰り返し
過程で並列シミュレーション処理時間が増加することも
あるが、その後分割を繰り返すことによって葉の負荷バ
ランスが良くなって並列シミニレ−ジョン処理時間が減
少することもあるので、−時的な並列シミュレーション
処理時間の増加をとらえて分割処理を停止することはで
きない。このように分割処理の繰り返し過程で並列回路
シミュレーション処理時間が最小であることの判断は従
来の技術では困難を伴う欠点があった。

本発明はこのような欠点を除去するもので、分割処理過
程で並列回路シミュレーション処理時間が最小になった
ことを正しく判断することができる並列回路シミュレー
ション装置を提供することを目的とする。

ｃ問題点を解決するための手段〕 本発明は、トランジスタおよび抵抗を含む物理的素子か
らなる部分回路である子回路とこの子回路を参照する部
分回路である親回路とからなる全体回路を階層構造に構
成する前処理手段を備えた並列回路シミュレーション装
置において、シミュレーション予測時間の長い子回路か
ら順に二つの部分回路に分割する時点から所定の時点ま
での区間を一世代と定義する世代定義手段と、一世代ご
とに子回路すべての並列回路シミニレ−ジョン予測時間
を求め、この並列回路シミュレーション予測時間が前の
世代で求めた並列回路シミュレーション予測時間より長
くなったときに分割処理を停止する分割処理停止手段と
を備えたことを特徴とする。

ここで、上記所定の時点は、分割された部分回路の最大
並列回路シミュレーション予測時間が未分割の子回路の
最大並列回路シミュレーション予測時間より長くなる時
点または子回路のすべての分割が終了する時点であるこ
とが好ましい。

〔作用〕

葉と最上位親回路からその葉を直接参照する親回路まで
の処理時間の和に相当する葉のオペレーション長を用い
、並列回路シミュレーション全体の処理時間をすべての
葉の最大オペレーション長とする。分割の繰り返し過程
で、すべての葉の最大オペレーション長を以前の最大オ
ペレーション長と比較する時点からその次に比較する時
点までの区間を一世代とし、ひとつの世代で始めに複数
個の葉があると、葉のオペレーション長の大きいものか
ら順に分割処理を行い、その世代の分割により生成され
た葉の最大オペレーション長がまだその世代で分割を行
っていない葉の最大オペレージョン長より大きくなった
ときに葉のオペレーション長のバランスが良くなったと
判断してその世代の処理を終了する。また、その世代の
葉をすべて分割し終えたときにも、葉のオペレーション
長が均等化されたとしてその世代を終える。ひとつの世
代を終えたときに生成されている葉の最大オペレーショ
ン長がその世代の始め存在していた葉の最大オペレーシ
ョン長より小さい場合に、次の世代の分割処理を行い、
その他の場合には、最大オペレーション長が最小化され
たと判断して葉の分割を終了させる。このように、従来
の並列回路シミュレーションの回路分割方式に対し本発
明は部分回路の分割繰り返し過程で並列回路シミュレー
ション処理時間を比較する世代という区切りを設定する
ことにより、その並列回路シミュレーション時間の増加
からシミュレーション時間短縮が飽和状態になったこと
を判定でき、最小の並列回路シミュレーション処理時間
を持つ回路分割を行う。

〔実施例〕

以下、本発明の一実施例について図面を参照して膜間す
る。第１図および第２図はこの実施例としての並列回路
シミュレーションの回路分割処理の流れおよびシステム
構成例を示す図である。この実施例は、第１図に示すよ
うに、前処理Ｓ２で、回路接続データ入力Ｓ１で得たデ
ータの電源素子をあらかじｔ最上位親回路に引き上げ、
また回路接続データの親回路に電源以外の物理的な素子
がある場合にそれぞれの親回路の下で子回路を生成し、
最上位親回路を節とし、他の回路全体を一つの葉とする
。更新処理Ｓ３で、その世代の葉すなわちひとつの節に
直接参照される葉のうちまだ分割されていない葉で最大
のオペレーション長をもつものを選んで分割対象とする
。分割判定処理Ｓ４で、更新処理Ｓ３で選んだ葉のオペ
レーション長がその世代で既に分割された葉の最大のオ
ペレーション長より大きいと判断されたときはこの選ん
だ葉を分割処理Ｓ５で二分割して世代反復判定処理Ｓ６
へ、それ以外のときは終了判定処理Ｓ７へ行く。世代反
復判定処理Ｓ６では、その世代の葉のすべてが分割処理
Ｓ５を済ませていればその世代を終了したき判断して終
了判定処理Ｓ７へ、現存する葉の数がプロセッサ数に等
しげれば結果出力Ｓ８へ、その他の場合は更新処理Ｓ３
へ戻る。

終了判定処理Ｓ７では、現存する葉の最大オペレーショ
ン長すなわち現世代の最大オペレーション長が現世代の
始めの葉の最大オペレーション長すなわち前世代の最大
オペレーション長より大きいと判断されたときに結果出
力ｓ８を行って処理を終了し、それ以外のときは更新処
理ｓ３に戻る。

ここで、更新処理Ｓ３、分割判定処理ｓ４、分割処理Ｓ
５および世代反復判定処理Ｓ６を繰り返す過程を世代処
理Ｓ９とし、終了判定処理ｓ７で世代コとのオペレーシ
ョン長を比較して最大オペレーション長の最小化を行う
ことが本発明の特徴である。

すなわち、この実施例は、第１図に示すように、トラン
ジスタおよび抵抗を含む物理的素子からなる部分回路で
ある子回路とこの子回路を参照する部分回路である親回
路とからなる全体回路を階層構造に構成する前処理手段
である前処理Ｓ２の実行手段を備え、さらに、本発明の
特徴とする手段として、シミュレーション予測時間の長
い子回路から順に二つの部分回路に分割する時点から分
割された部分回路の最大並列回路シミュレーション予測
時間が未分割の子回路の最大並列回路シミュレーション
予測時間より長くなる時点または子回路のすべての分割
が終了する時点までの区間を一世代と定義する世代定義
手段である世代処理ｓ９の実行手段と、一世代ごとに子
回路すべての並列回路シミュレーション予測時間を求め
、この並列回路シミュレーション予測時間が前の世代で
求めた並列回路シミュレーション予測時間より長くなっ
たときに分割処理を停止する分割処理停止手段である終
了判定処理Ｓ７の実行手段とを備える。

第２図は、第１図に示す回路分割処理を行う並列回路シ
ミュレーンヨン装置の構成例である。まず、ＥＷＳ　１
て回路図人力を行い、回路接続データを作成する。次に
、コントローラ２で回路分割すなわち本発明の回路分割
手順を用いて回路接続データから回路分割ファイルを生
成する。並列回路シミュレータ３で並列コンパイルを行
ってオブジェクトデータを作り、このデータを並列回路
シミュレーションにかけ、結果ファイルをコントローラ
２に出力する。最後に、結果ファイルをＥＷＳｌに表示
する。

第３図は本発明の回路分割処理をＳＲＡＭメモリ回路に
適用した例である。（ａ）　、（ｂ）　、（Ｃ）、（ｄ
、１）　、（ｃｌ、２）　、（ｅ、１）　、（ｅ、２）
　、（ｅ、３）　の順に分割が進む。また、図中の部分
回路Ｓ。に付随する括弧内の数字はその部分回路の負荷
、葉１．．に付随する括弧内の′数字はオペレーション
長を表わす。

（ａ）では、最上位親回路Ｓ１が節ｎ１に、他の部分回
路Ｓ２〜Ｓ７が葉β１になっている。葉１１のオペレー
ション長３３７６は部分回路５１〜Ｓ７の負荷の和であ
り、（ａ）の世代の最大オペレーション長になる。葉１
１は、（ｂ）　のように、葉ｊ２２およびβ、に分割さ
れる。葉β２のオペレーション長は部分回路Ｓ１、Ｓ２
の負荷の和となり、葉！３３のオペレーション長は部分
回路Ｓ１の負荷と部分回路Ｓ３〜Ｓ７の負荷の和となる
。（ａ）より節ｎ１に直接参照される葉は１１のみであ
り、分割を終えているので、（ｂ）の世代は終了であり
、その世代の最大オペレーション長は葉β３のオペレー
ション長２．５５０　となる。これは（ａ）の世代の最
大オペレーション長より小さいので、次の世代に進む。

（ｂ）には葉Ｉ２および１３があり、葉β３のオペレー
ション長の方が葉１２のオペレーション長より大きいの
で、葉β、は、（Ｃ）のように、葉ｌ、およびβ５に分
割される。次に、葉β２が分割されずに残っているが、
葉β５のオペレーション長の方が葉β２のオペレーショ
ン長よす大きいので、葉１２の分割は行わずに（Ｃ）の
世代を終了する。（Ｃ）　の世代の最大オペレーション
長１，６８６（葉ｐｓ）は（ｂ）　の世代のオペレーシ
ョン長２，５５０（葉β３）より小さいので、次の世代
へ進む。（Ｃ）　には葉１２．１４および１５があり、
葉β５のオペレーション長が一番大きいので、葉β５を
（ｃｌ、　１）のように、葉１６および１７に分割する
。葉１５に次いでオペレーション長が大きいものは葉β
、であり、分割された葉Ｉ！６およびβ７よりオペレー
ション長が大きいので分割を行い、（６，２＞のように
、葉Ｉ８およびβ９となる。分割された葉１６．１７、
β８および１９の中で一番大きいオペレーション長は葉
１７のオペレーション長８８５でアリ、分割されていな
い葉β２の８４９より大きいので、（ｄ、１）　、（ｄ
、２）世代は終了し、この世代の最大オペレーション長
は８８５となる。（ｄ、１）および（６，２）の世代の
オペレーション長８８５（葉２１）は（Ｃ）の世代のオ
ペレーション長１，６８６　（Ａ、）より小さいので、
次の世代へ進む。（６，２）　には、葉ｆ２、β６Ｒ１
、Ａｓおよびβ９があり、最大オペレーション長の葉β
７は（ｅ、　１）のように葉ｆ、。およびＩ２Ｉ＋に分
割される。次に大きいオペレーション長の葉β６は葉ｆ
ｌｏおよびｆ　Ｉ＋よりオペレーション長が大きいので
分割を行い（８，２）のように葉１１２およびβ１３に
分割される。分割されていない葉１２、β８およびβ９
の中で最大のオペレーション長は葉１２のオペレーショ
ン長８４９であり、分割された葉β１ｏｓｊ！Ｉ＋、１
１２およびｌ１３で最大のオペレーション長６１５（β
１０）より大きいので、（８，３）のように、葉１２を
葉１１４およびβ１．に分割する。

分割された葉！、。、Ａｌｌ、Ｌ２、Ａｌ１、！！１．
および１１５の最大オペレーション長６１５（葉Ａ、。

）　　は分割されていない葉ｌＩｌおよびｌ、の最大オ
ペレーション長５７０（βＳ）より大きいので、（ｅ、
１）　、（ｅ、２）および（ｅ、　３）の世代を終了し
てこの世代の最大オペレーション長を６１５とする。ま
た、（ｅ、１）　、（ｅ、２）および（６，３）の世代
のオペレーション長は前の（ｃｌ、　１）（６，２）　
の世代の最大オペレーション長より小さいので、次の世
代へ進むことができる。以上のように世代処理を繰り返
し、ひとつの世代のオペレーション長がこのひとつの世
代の前の世代のオペレーション長より大きくなった時点
で処理を停止し、結果出力を行う。または、葉の数が指
定したプロセッサ数に等しくなったときも処理を停止し
て結果出力を行う。

〔発明の効果〕 本発明は、以上説明したように、生成された部分回路の
オペレーション長が均一になるように回路分割を行い、
ひとつの世代のオペレーション長がそれ以前の世代のオ
ペレーション長より大きくなったときにオペレーション
長が最小化されたものと判定できる効果がある。

また、オペレーション長はそのデータの並列回路シミュ
レーション処理時間に相当するので、オペレーション長
を最小化する回路分割を求めることにより、並列回路シ
ミュレーション処理時間を最小化する回路データを作成
することができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の回路分割処理を示す流れ図。 第２図は本発明実施例の構成を示す構成図。 第３図は本発明実施例の処理の具体例を示す図。 １・・・ＥＷＳ、２・・・コントローラ、３・・・並列
回路シミュレータ。

Claims (1)

1. 【特許請求の範囲】 １、トランジスタおよび抵抗を含む物理的素子からなる
   部分回路である子回路とこの子回路を参照する部分回路
   である親回路とからなる全体回路を階層構造に構成する
   前処理手段を備えた並列回路シミュレーション装置にお
   いて、 シミュレーション予測時間の長い子回路から順に二つの
   部分回路に分割する時点から所定の時点までの区間を一
   世代と定義する世代定義手段と、一世代ごとに子回路す
   べての並列回路シミュレーション予測時間を求め、この
   並列回路シミュレーション予測時間が前の世代で求めた
   並列回路シミュレーション予測時間より長くなったとき
   に分割処理を停止する分割処理停止手段と を備えたことを特徴とする並列回路シミュレーション装
   置。 ２、上記所定の時点は、分割された部分回路の最大並列
   回路シミュレーション予測時間が未分割の子回路の最大
   並列回路シミュレーション予測時間より長くなる時点ま
   たは子回路のすべての分割が終了する時点である請求項
   １記載の並列回路シミュレーション装置。