JPH04211836A - 割り込み制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、割り込み制御装置に関
し、特に割り込み処理の優先順位判定制御に関する。

【０００２】

【従来の技術】マイクロコンピュータシステムには、Ｃ
ＰＵに対し、緊急を要する処理（以下割り込み処理とい
う）を制御するための割り込み制御装置が不可欠なもの
となっている。

【０００３】割り込み制御装置は、周辺装置から割り込
み処理の要求信号が入力されると、割り込み要因と割り
込み処理の優先順位を判定し、ＣＰＵに対する割り込み
要求信号（以下、ＩＮＴＲＱ信号と称す）をアクティブ
にすることで割り込み処理の要求があることをＣＰＵに
知らせる。ＣＰＵはＩＮＴＲＱ信号のアクティブ状態を
検知すると、現在の命令実行終了後に割り込み処理を開
始できる状態にし、割り込み制御装置に対する割り込み
肯定信号（以下、ＩＮＴＡＫ信号と称す）をアクティブ
にする。

【０００４】図１は従来の割り込み制御装置２５０を有
するマイクロコンピュータの構成例を示すブロック図で
ある。本マイクロコンピュータは、システム全体を制御
するＣＰＵ９９と、各割り込み要因に対応しそれぞれ個
別に設けられている割り込み制御レジスタ７，８，９と
、ＣＰＵ９９にＩＮＴＲＱ信号２２を供給し、ＣＰＵか
らのＩＮＴＡＫ信号２３を受け付けるＩＮＴＲＱ信号生
成回路２１と割り込み処理の優先順位を判定するための
スキャンカウンタ６０と、スキャンカウンタ６０によっ
て同一レベルの優先順位と判定された割り込み要因から
システムにより固定の優先順位指定に基づいて一要因を
選択するディジーチェーン１９とを有する。

【０００５】本例のスキャンカウンタ６０は３ビットの
バイナリカウンタで構成されており、“０００Ｂ（以下
、２進数表記は末尾にＢを記す）”から“１１１Ｂ”に
順次カウントアップし、“１１１Ｂ”までカウントアッ
プすると、再度“０００Ｂ”からカウントを繰り返す。 スキャンカウンタ６０が“０００Ｂ”から“１１１Ｂ”
までカウントする期間をスキャンサイクルと呼ぶ。 スキャンカウンタ６０はカウント値が“０００Ｂ”とな
るタイミングで、零信号４０をアクティブにする。零信
号４０は、割り込み制御レジスタ７，８，９に供給され
ており、前回のスキャンサイクル中に入力された割り込
み要求の優先順位判定動作を起動する。またスキャンカ
ウンタ６０は、内部割り込み要求信号（以下、ＩＲＱ信
号）１３，１４，１５のいずれか１つがアクティブ“１
”になると、内容を保持したまま停止する。

【０００６】割り込み制御レジスタ７，８，９で設定で
きる割り込み優先順位はレベル０からレベル７までの８
段階であり、スキャンカウンタ６０の内容は表１に示す
ように割り込み優先順位に対応している。

【０００７】

【０００８】図１２は割り込み制御レジスタ７，８，９
の構成を示したブロック図である。

【０００９】割り込み制御レジスタ７，８，９は全く同
一の構成であり、ここでは割り込み制御レジスタ７につ
いて詳細に説明する。割り込み制御レジスタ７は割り込
み要求が発生したことを記憶する割り込み要求フラグ（
主）７１（以下、ＩＦマスタと称す）と、割り込み要求
フラグレジスタ（従）７２（以下、ＩＦスレーブと称す
）と、割り込み要求の受け付け禁止を指定するマスクレ
ジスタ７３（以下、ＭＫと称す）と、ＣＰＵにより割り
込み処理の優先順位を指定するための優先順位指定レジ
スタ７４と、排他的論理和ゲート５１，５２，５３（以
下、ＸＯＲゲートと称す）と、論理和反転ゲート５４（
以下ゲートと称す）と、反転ゲート５０（以下、ＩＮＶ
ゲートと称す）から構成される。

【００１０】割り込み要求信号４は、割り込み制御レジ
スタ７に入力される。ＩＦマスタ７１は、割り込み要求
信号４を入力し、割り込み要求が発生すると出力を“１
”とする。ＩＦスレーブ７２は零信号４０が“１”の期
間にＩＦマスタ７１の出力レベルをラッチする。ＩＦス
レーブ７２の出力は、ＩＮＶゲート５０に入力される。 また、ＩＲＱＡＫ信号１６が“１”になると、ＩＦスレ
ーブ７２は“０”になるよう制御されている。ＩＮＶゲ
ート５０の出力は、ＮＯＲゲート５４に入力される。さ
らに、ＭＫ７３の出力がＮＯＲゲート５４に出力される
。また、優先順位指定レジスタ７４のＰＲ２の出力とス
キャンカウンタ６０の出力信号４１はＸＯＲゲート５１
に入力される。同様に優先順位指定レジスタ７４のＰＲ
１，ＰＲ０の出力とスキャンカウンタ６０の出力信号４
２，４３はＸＯＲゲート５２及びＸＯＲゲート５４にそ
れぞれ入力される。ＸＯＲゲート５１，５２，５３の出
力は共にＮＯＲゲート５４に入力されている。

【００１１】このようにスキャンカウンタ６０の出力信
号４１，４２，４３は優先順位指定レジスタ４の各ビッ
ト出力と一致がとられる。

【００１２】図１２において、割り込み制御レジスタ８
，９は割り込み制御レジスタ７と全く同一の構成であり
、ＩＦマスタ７１にはＩＦマスタ８１およびＩＦマスタ
９１、ＩＦスレーブ８２にはＩＦスレーブ８２及びＩＦ
スレーブ９２、ＭＫ７３にはＭＫ８３及びＭＫ９３、優
先順位指定レジスタ７１には優先順位指定レジスタ８４
および９４、ＩＲＱ信号１３には、ＩＲＱ信号１４およ
び１５にそれぞれ対応している。また、割り込み要求信
号５，６は割り込み要求信号４と同様に割り込み制御レ
ジスタ８，９にそれぞれ入力される。

【００１３】次に、図１３を用いて、割り込み要求信号
が入力され、優先順位が判定されて１つの割り込み要求
が受け付けられるまでの動作を説明する。ここでは、要
因１は優先順位を“３”に、要因２は優先順位を“３”
に、要因３は優先順位を“６”にそれぞれ設定されてい
るとする。また、ＭＫ７３，８３，９３はいずれも“０
”に設定され、割り込み要求の受け付けが許可されてい
るものとする。

【００１４】まず、スキャンサイクル（Ａ）において非
同期に割り込み要求信号４，５，６が発生し、ＩＦマス
タ７１，８１，９１がそれぞれセット“１”される。

【００１５】スキャンカウンタ６０のカウント値が“１
１１Ｂ”から“０００Ｂ”に変化すると、零信号４０が
アクティブになり、ＩＦマスタ７１，８１，９１の内容
がＩＦスレーブ７２，８２，９２に移され、スキャンサ
イクル（Ｂ）において優先順位判定を行う。

【００１６】スキャンサイクル（Ｂ）では、スキャンサ
イクル（Ａ）中に割り込み要求信号４，５，６が発生し
、ＩＦマスタ７１，８１，９１はすべて“１”となって
いるので、零信号４０が発生すると、同時にＩＦスレー
ブ７２，８２，９２は共に“１”になる。スキャンカウ
ンタ６０は“０００Ｂ”から順次カウントアップする。

【００１７】スキャンカウンタ６０のカウント値が“０
１１Ｂ”になると、割り込み制御レジスタの優先順位指
定レジスタ７４は“０１１Ｂ”に設定されているため、
ＸＯＲゲート５１，５２，５３の出力は全て“０”とな
る。また、ＭＫ７３とＩＮＶゲート５０の出力は共に“
０”となっているので、ＮＯＲゲート５４の出力である
ＩＲＱ信号１３は“１”となる。同様に割り込み制御レ
ジスタ８の優先順位指定レジスタ８４も“０１１Ｂ”に
設定されているため、ＩＲＱ信号１４は“１”となる。 割り込み制御レジスタ９の優先順位指定レジスタ９４は
“１１０Ｂ”に設定されているので、スキャンカウンタ
６０のカウント値と一致がとれず、ＩＲＱ信号１５は“
０”のままとなる。

【００１８】スキャンカウンタ６０はＩＲＱ信号１６，
１７，１８の少なくとも一つがアクティブ“１”となっ
たので、内容を保持したまま停止する。

【００１９】ＩＲＱ信号１３は“１”、ＩＲＱ信号１４
は“１”、ＩＲＱ信号１５は“０”のレベルで、ディジ
ーチェーン１９に入力される。ディジーチェーン１９で
は、ＩＲＱ信号１３とＩＲＱ信号１４が共に“１”とな
っているため、受け付ける割り込み要求を最終的に決定
するための判定を行う。ＩＲＱ信号１３のほうがＩＲＱ
信号１４よりも優先順位が高いとすると、ディジーチェ
ーン１９はＩＲＱＡＫ信号１６を“１”にする。一般的
にＩＲＱＡＫ信号は最終的に受け付けられたＩＲＱ信号
の割り込み制御レジスタに対し、ＩＲＱＡＫ信号が“１
”になる。

【００２０】ＩＲＱＡＫ信号１６が“１”になると、割
り込み制御レジスタのＩＦスレーブ７２はリセットされ
る。一方、ＩＲＱＡＫ信号１７及びＩＲＱＡＫ信号１８
は共に“０”であるため、ＩＦスレーブ８２，９２はリ
セットされない。

【００２１】ＩＮＴＲＱ生成回路２１はＩＲＱＡＫ信号
１６，１７，１８を入力することで、最終的に受け付け
られた割り込み要求を判断する。また、ＩＮＴＲＱ生成
回路２１はＩＲＱＡＫ信号１６，１７，１８のいずれか
がアクティブになると、ＩＮＴＲＱ信号２２をアクティ
ブにし、ＣＰＵ９９に割り込み処理の要求が発生してい
ることを知らせる。ＣＰＵ９９はＩＮＴＲＱ信号がアク
ティブとなったことを検知すると、割り込み処理を開始
できる状態にし、ＩＮＴＡＫ信号２３をアクティブにす
る。

【００２２】

【発明が解決しようとする課題】以上説明したように、
従来の割り込み制御装置では、割り込み優先順位判定を
スキャンカウンタによって行っており、スキャンカウン
タのカウント値が“０００Ｂ”のタイミングからそれま
でに発生した割り込み要求の優先順位を判定を開始して
いる。このため、例えば優先順位を“７（ＰＲ２　　Ｐ
Ｒ１　　ＰＲ０＝１１１）”に設定された要因の割り込
み要求がスキャンカウンタのカウント値が“００１Ｂ”
以降に発生すると、そのスキャンサイクル中は、これら
の割り込み受け付けの優先順位は判定せず、次のスキャ
ンサイクルまで待たされる。このように低い優先順位の
割り込み要求が、高い割り込み要求の有無を判定してい
るタイミングに発生するほど、優先順位判定を開始する
までの期間が長くなる。

【００２３】さらに、優先順位判定が開始されても割り
込み受付優先順位の判定は常に最上位のレベル“０（Ｐ
Ｒ２　　ＰＲ１　　ＰＲ０＝０００）”から行われるた
め、例えば、最下位“７”の割り込み要求信号しか発生
していなくても、スキャンカウンタのカウント値が“０
００Ｂ”から“１１０Ｂ”までの検索期間は優先順位判
定のオーバーヘッドとして常に一定時間を要していた。

【００２４】このように低い優先順位に設定された要因
ほど、割り込み要求を発生してから、割り込み要求が受
け付けられるまでの応答時間が長くなり、緊急な対応を
必要とする割り込み処理が長時間受け付けられないとい
う重大な欠点があった。

【００２５】

【課題を解決するための手段】本発明の割り込み制御装
置は、割り込み要因ごとに割り込み処理の要求状態を記
憶する割り込み要求記憶回路と、受け付け順位情報を記
憶する優先順位指定回路と、順位検索情報を生成する検
索情報生成回路と、受け付けるべき割り込み要因を決定
するために、前記割り込み要求記憶回路の状態を検知し
、前記優先順位指定回路に記憶されている受け付け順位
情報と、前記検索情報生成回路で生成される順位検索情
報とを比較する順位比較回路と、前記順位比較回路にお
ける前記受け付け順位情報と順位検索情報との比較範囲
を限定する手段と、前記順位比較回路における比較結果
に応じて前記検索情報生成回路の更新を制御する手段と
を有する。

【００２６】

【実施例】以下、図面を用いて本発明の実施例を詳述す
る。

【００２７】図１は本発明の割り込み制御装置３５０を
有するマイクロコンピュータシステムの構成例を示すブ
ロック図である。本マイクロコンピュータは、システム
全体を制御するＣＰＵ９９と、各割り込みに対応した割
り込み制御レジスタ１０７，１０８，１０９と、ＣＰＵ
にＩＮＴＲＱ信号２２を供給し、ＣＰＵからのＩＮＴＡ
Ｋ信号２３を受け付けるＩＮＴＲＱ信号生成回路２１と
、割り込み処理の優先順位を判定するためのスキャン制
御回路５００と、同一レベルの優先順位と判定された割
り込み要因をシステムに固有の優先順位判定を行って一
要因を選択するディジーチェーン１１９と、割り込み処
理の優先順位を判定するための情報を更新するために、
タイミング信号を生成するタイミング発生回路３０１を
有する。

【００２８】図２および図３は、合わせて、割り込み制
御レジスタ１０７，１０８，１０９と、スキャン制御回
路５００と、タイミング発生回路３０１の構成を示した
ブロック図である。まず、割り込み制御レジスタについ
て説明する。割り込み制御レジスタ１０７，１０８，１
０９は全く同一の構成であり、ここでは、割り込み制御
レジスタ１０７について詳細に説明する。

【００２９】割り込み制御レジスタ１０７は従来例と同
様にＩＦマスタ７１と、ＩＦスレーブ７２と、ＭＫ７３
と、優先順位指定レジスタ７４（以下、ＰＲＩと称す）
と、ＸＯＲゲート５１，５２，５３と、ＮＯＲゲート５
４と、ＩＮＶゲート５０とを有し、さらに従来例に加え
て論理積ゲート５２ａ及び５３ａ（以下、ＡＮＤゲート
と称す）を有する。

【００３０】割り込み要求信号４は割り込み制御レジス
タ１０７に入力される。ＩＦマスタ７１は、割り込み要
求信号４を入力し、割り込み要求が発生すると出力を“
１”とする。ＩＦスレーブ７２は零信号４０が“１”の
期間にＩＦマスタ７１の出力値をラッチする。ＩＦスレ
ーブ７２の出力は、ＩＮＶゲート５０に入力される。 また、ＲＩＱＡＫ信号１６が“１”になると、ＩＦスレ
ーブ７２は“０”になるよう制御されている。ＩＮＶゲ
ート５０の出力は、ＮＯＲゲート５４に入力される。さ
らに、ＭＫ７３の出力は、ＮＯＲゲート５４に入力され
る。

【００３１】ＰＲＩ７４のＰＲ２の出力とスキャンレジ
スタ１６０の出力信号４１はＸＯＲゲート５１に入力さ
れる。ＰＲＩ７４のＰＲＩの出力とスキャンレジスタ１
６０の出力信号４２はＸＯＲゲート５２に入力され、Ｘ
ＯＲゲート５２の出力とタイミング信号３０２はＡＮＤ
ゲート５２ａに入力される。同様にＰＲＩ７４のＰＲ０
の出力とスキャンレジスタ１６０の出力信号４３はＸＯ
Ｒゲート５３に入力され、ＸＯＲゲート５３の出力とタ
イミング信号３０３はＡＮＤゲート５３ｂに入力される
。ＸＯＲゲート５１，ＡＮＤゲート５２ａ，ＡＮＤゲー
ト５３ｂの出力は共にＮＯＲゲート５４に入力されてい
る。

【００３２】このようにスキャンレジスタ１６０の出力
信号４１，４２，４３はＰＲＩの各ビット出力と一致が
とられる。

【００３３】スキャン制御回路５００は設定バッファレ
ジスタ１７０と、スキャンストップフラグ１６２と、ス
キャンレジスタ１６０、ＮＯＲゲート１５１とを有する
。設定バッファレジスタ１７０は、リセット付きの３つ
のラッチ回路であり、各ラッチ回路はタイミング信号３
０４，３０５，３０６が“１”の期間にＮＯＲゲート１
５１の出力レベルをそれぞれラッチする。また、タイミ
ング信号３０７が“１”になると、全てリセットが“０
”される。ＮＯＲゲート１５１にはＩＲＱ信号１１３，
１１１４，１１５が入力され、出力信号１５０（以下、
ＩＲＱ検出信号と称す）は制御バッファレジスタ１７０
の３つの入力とスキャンストップフラグ１６２にそれぞ
れ入力される。さらに、スキャンストップフラグ１６２
の出力信号６２はスキャンレジスタ１６０に入力され、
スキャンレジスタ１６０はスキャンストップフラグ１６
２の出力が“１”の期間に設定バッファレジスタ１７０
の出力をラッチする。

【００３４】割り込み制御レジスタ１０８，１０９は割
り込み制御レジスタ１０７に対応し、従来例と同様にＩ
Ｆマスタ７１にはＩＦマスタ８１およびＩＦマスタ９１
、ＩＦスレーブ７２にはＩＦスレーブ８２及びＩＦスレ
ーブ９２、ＭＫ７３にはＭＫ８３及びＭＫ９３、ＰＲＩ
７４にはＰＲＩ８４及びＰＲＩ９４にそれぞれ対応して
いる。また、ＩＲＱ信号１１３にはＩＲＱ信号１１４お
よび１１５が対応している。割り込み要求信号４と同様
に割り込み要求信号５，６は制御レジスタ１０８，１０
９にそれぞれ入力される。

【００３５】図４に本実施例と従来例のスキャン順序を
示す。図４（ａ）は本実施例の優先順位のスキャン順序
である。

【００３６】まず、１回目では、スキャンレジスタ１６
０の最上位ビットとＰＲＩ７４，８４，９４の最上位ビ
ットとを比較する。２回目では前回の一致判定から、ス
キャンレジスタ１６０の最上位ビットを書き換え、ＰＲ
Ｉ７４，８４，９４の最上位ビットと２番目のビットの
比較を行う。３回目では前回の一致判定によってスキャ
ンレジスタ１６０の第２ビットを書き換え、ＰＲＩ７４
，８４，９４の３ビットと比較をし、４回目で、最終的
に優先順位の高いものを判断する。

【００３７】次に、図５および図６を用いて、割り込み
要求信号が入力され、優先順位が判定されて１つの割り
込み要求が受け付けられるまでの動作を説明する。ここ
では、要因１は優先順位を“２”に、要因２は優先順位
を“２”に、要因３は優先順位を“３”にそれぞれ設定
されているとする。また、ＭＫ７３，８３，９３はいず
れも“０”に設定され割り込み要求の受付が許可されて
いるものとする。

【００３８】図５においてスキャンサイクル（Ａ）のス
キャンレジスタ１６０の出力値が“１００Ｂ”以降に非
同期に割り込み要求信号４，５，６が発生したとする。

【００３９】ＩＦスレーブは予め“０”であり、スキャ
ンレジスタ１６０の出力値が“０００Ｂ”になったタイ
ミングでＩＦマスタの出力をラッチするため、スキャン
レジスタ１６０の出力値が“１００Ｂ”以降では割り込
み要求信号がアクティブとなってもＩＦマスタがセット
されるのみである。

【００４０】設定バッファレジスタ１７０はタイミング
信号３０７がハイレベルの間にリセットされて、出力が
“０００Ｂ”になる。続いて、タイミング信号３０４が
“１”となる期間から優先順位判定の動作を開始する。

【００４１】スキャンサイクル（Ａ）では、ＩＲＱ検出
信号１５０はＩＦスレーブがセットされていないので、
常時“１”となる。スキャンサイクル（Ａ）のＡ１期間
では、タイミング信号３０４が“１”になって設定バッ
ファレジスタ１７０の最上位のビット出力信号１０は“
１”に書き換えられる。従って、設定バッファレジスタ
１７０の値は“１００Ｂ”になり、次回の検索は“１０
０Ｂ”で行う。

【００４２】次に、Ａ２期間では、タイミング信号３０
５が“１”になるため、設定バッファレジスタ１７０の
第２ビットの出力信号１１が“１”となる。従って、設
定バッファレジスタ１７０の出力は“１１０Ｂ”になり
、次のＡ３期間では、スキャンレジスタ１６０の出力は
“１１０Ｂ”となる。

【００４３】Ａ３期間では、タイミング信号３０６が“
１”になるため、設定バッファレジスタ１７０の最下位
ビットの出力信号１２が“１”となる。従って、設定バ
ッファレジスタ１７０の出力は“１１１Ｂ”になり、次
のＡ４期間では、スキャンレジスタ１６０の出力は“１
１１Ｂ”となる。

【００４４】Ａ４期間では、タイミング信号３０７が“
１”になるが、ＩＲＱ検出信号１５０の“１”が入力さ
れているため、スキャンストップフラグ１６２の出力信
号６２（以下、スキャンストップ信号と称す）は“１”
のままとなる。

【００４５】スキャンストップ信号６２は“１”のまま
であるため、スキャンバッファレジスタ１６０の書換え
は可能である。また、ディジーチェーン１１９に対して
、ＩＲＱＡＫ信号の出力を禁止する。

【００４６】ここで、タイミング信号３０７が“１”と
なると、設定バッファレジスタ１７０を“０００Ｂ”に
リセットする。従って、スキャンサイクル（Ｂ）のＢ１
期間では、スキャンレジスタ１６０の出力は“０００Ｂ
”となる。

【００４７】スキャンレジスタ１６０の出力値が“００
０Ｂ”になると、零信号４０がアクティブ“１”となり
、ＩＦマスタ７１，８１，９１の出力信号レベルがＩＦ
スレーブ７２，８２，９２にそれぞれ転送され、その結
果全て“１”に設定される。

【００４８】さらにＢ１期間では、タイミング信号３０
２は“０”であり、ＡＮＤゲート５２は“０”をＮＯＲ
ゲート５４に出力する。同様にタイミング信号３０３も
“０”であるため、ＡＮＤゲート５３ａは“０”をＮＯ
Ｒゲート５４に出力する。また、ＸＯＲゲート５１の出
力は“０”となる。従って、ＩＲＱ信号１１３は“１”
となる。

【００４９】割り込み制御レジスタ１０８，１０９につ
いては同様の処理が行われ、ＩＲＱ信号１１４，１１５
は共に“１”となる。

【００５０】ＩＲＱ信号１１３，１１４，１１５の少な
くとも一つが“１”になるため、ＩＲＱ検出信号１５０
は“０”になる。ＩＲＱ検出信号１５０は、設定バッフ
ァレジスタ１７０に供給されており、Ｂ１期間ではタイ
ミング信号３０４が“１”になるため、設定バッファレ
ジスタ１７０の最上位ビットの出力信号１０は“０”と
なる。従って、次のＢ２期間では、スキャンレジスタ１
６０の内容は、“０００Ｂ”となる。

【００５１】Ｂ２期間では、タイミング信号３０２が“
１”になり、また、タイミング信号３０５が“１”にな
る。タイミング信号３０２が“１”であり、また、ＰＲ
Ｉ７４のＰＲ１“１”とスキャンレジスタ１６０の出力
信号４２とのＸＯＲゲート５２の出力は“１”であるの
で、ＡＮＤゲート５２ａの出力は“１”となる。ＰＲＩ
７４のＰＲ２とスキャンレジスタ１６０の出力信号４１
のレベルは一致して５２ａの出力は“０”となるが、タ
イミング信号３０３は“０”であるためＡＮＤゲート５
３ａの出力は“０”となる。ＡＮＤゲート５２ａの出力
が“１”であるので、ＩＲＱ信号１１３は“０”になる
。

【００５２】割り込み制御レジスタ１０８，１０９につ
いても同様になり、ＩＲＱ信号１１４，１１５は“０”
になる。

【００５３】従って、ＩＲＱ検出信号１５０は“１”と
なる。また、Ｂ２期間では、タイミング信号３０５が“
１”であるため、設定バッファレジスタ１７０の第２ビ
ットの出力信号１１は“１”となる。このため、次のＢ
３期間では、スキャンレジスタ１６０の内容は、“０１
０Ｂ”になる。

【００５４】Ｂ３期間では、タイミング信号３０３が“
１”になり、タイミング信号３０６が“１”になる。 タイミング信号３０３が“１”となるが、ＰＲＩ７４の
ＰＲ０とスキャンレジスタ１６０の出力信号４３とのＸ
ＯＲゲート５３の出力は“０”となり、ＡＮＤゲート５
３ａの出力は“０”となる。また、ＸＯＲゲート５１の
出力及び、ＡＮＤゲート５２ａの出力は、いずれも“０
”となるため、ＩＲＱ信号１１３は“１”になる。

【００５５】割り込み制御レジスタ１０８については、
同様の処理がおこなわれ、ＩＲＱ信号１１４は“１”と
なる。しかし、スキャンレジスタ１６０は“０１０Ｂ”
であるから、ＰＲＩ９４のＰＲ０とスキャンレジスタ１
６０の出力信号４３は一致せず、ＡＮＤゲート５３ａに
相当するゲートの出力は“１”となっているので、ＩＲ
Ｑ信号１１５は“０”のままである。

【００５６】ＩＲＱ信号１１３，１１４が“１”である
ため、ＩＲＱ検出信号１５０が“０”になり、また、タ
イミング信号３０６が“１”であるため、設定バッファ
レジスタ１７０の最下位ビットは“０”となる。このた
め、次のＢ４期間では、スキャンレジスタ１６０の内容
は、“０１０Ｂ”になる。

【００５７】Ｂ４期間では、タイミング信号３０２，３
０３がいずれも“１”になり、また、タイミング信号３
０７が“１”になる。従って、ＸＯＲゲート５１、ＡＮ
Ｄゲート５２ａ，５３ａの出力は“０”となり、また、
ＰＲＩ７４の内容と、スキャンレジスタ１６０の内容は
一致しているので、ＩＲＱ信号１１３は“１”になる。

【００５８】割り込み制御レジスタ１０８についても同
様の処理が行われ、ＩＲＱ信号１１４は“１”になる。

【００５９】ＩＲＱ信号１１３および１１４が“１”で
あるので、ＩＲＱ検出信号１５０が“０”となる。ＩＲ
Ｑ検出信号１５０が“０”となると、タイミング信号３
０７が“１”であるため、スキャンストップ信号６２は
“０”となり、スキャンレジスタ１６０の内容を保持し
、ディジーチェーン１１９に対してＩＲＱＡＫ信号出力
を許可する。

【００６０】ディジーチェーン１１９におけるＩＲＱ信
号の制御は従来例と同様であり、ＩＲＱ信号１１３の方
がＩＲＱ信号１１４よりも固定優先順位が高いとすると
、ディジーチェーン１１９は割り込み制御レジスタ１０
７に対するＩＲＱＡＫ信号１１６を“１”にする。

【００６１】割り込み制御レジスタ１０７，１０８は同
一の優先順位に設定されているので、固定の優先順位の
高いＩＲＱ信号１１３が受け付けられると、次にＩＲＱ
信号１１４が受け付けられる。図４では、Ｃ１期間にお
いてＩＲＱ信号１１３が受け付けられ、Ｄ１期間におい
てＩＲＱ信号１１４が受け付けられたことを示している
。

【００６２】スキャンサイクル（Ｃ）では、スキャンス
トップ信号６２が“０”であるため、スキャンレジスタ
１６０の内容は変化せず、ＩＲＱ検出信号１５０も“０
”のままである。従って、Ｂ４期間にリセットされた出
力は“０００Ｂ”のままになる。Ｃ４期間では、ＩＲＱ
信号１１４は“１”で、ＩＲＱ検出信号１５０が“０”
のままであるため、スキャンストップ信号６２も“０”
のままである。

【００６３】図６のＤ１期間では、ＩＲＱ信号１１４が
受け付けれ、ＩＲＱＡＫ信号１７は“１”となる。この
ため、Ｄ１期間では、ＩＲＱ信号は“０”になり、ＩＲ
Ｑ検出信号１５０は“１”になる。しかし、スキャンス
トップ信号６２はタイミング信号３０７がハイレベルの
期間でしか変化しないため、“０”のままである。従っ
て、Ｄ１〜Ｄ４期間では、スキャンレジスタ１６０の出
力は“０１０Ｂ”から変化せず、一致する優先順位がな
いため、設定スキャンバッファ１７０は、“１００”，
“１１０”，“１１１”，“０００”と内容が順次書き
換えられる。Ｄ４期間でタイミング信号３０７が“１”
になることによってスキャンストップフラグ１６２が書
き換えられると、スキャンストップ信号６２は“１”に
なる。従って、次のスキャンサイクル（Ｅ）から再びス
キャンレジスタ１６０の内容に基づいて優先順位の判定
を行う。スキャンサイクル（Ｅ）では、ＩＲＱ信号１１
３，１１４の受付は終了しており、ＩＦスレーブ７１，
８１は“０”となっている。一方、ＩＦスレーブ９１は
、“１”であるため、スキャンサイクル（Ｅ）では要因
３の優先順位を判定することになる。

【００６４】スキャンサイクル（Ｅ）では、スキャンサ
イクル（Ｂ）における優先順位判定と同様にして優先順
位“０１１Ｂ”を検索する。

【００６５】Ｅ１期間でスキャンレジスタ１６０の出力
は“０００Ｂ”になるため、零信号４０をアクティブに
する。割り込みはスキャンサイクル（Ｂ）以降発生して
いないとすると、新たにＩＦスレーブはセットされない
。

【００６６】Ｅ１期間では、スキャンレジスタ１６０の
出力信号１０とＰＲＩ９４の最上位ビットとの一致がと
れるため、ＩＲＱ信号１５０が“０”になり、設定バッ
ファレジスタ１７０は“０００Ｂ”に設定される。Ｅ２
期間では、スキャンレジスタ１６０の出力信号１１とＰ
ＲＩ９４の第２ビットの一致がとれないため、ＩＲＱ検
出信号１５０が“１”になり、設定バッファレジスタ１
７０は“０１０Ｂ”に設定される。Ｅ３期間では、スキ
ャンレジスタ１６０の出力信号１２とＰＲＩ９４の最下
位ビットの一致がとれないため、ＩＲＱ信号１１５は“
１”のままであり、設定バッファレジスタ１７０は“０
１１Ｂ”に設定される。Ｅ４期間では、スキャンレジス
タ１６０の出力“０１１Ｂ”とＰＲＩ９４の出力の全ビ
ットの一致がとれるため、ＩＲＱ検出信号１５０が“０
”となり、スキャンストップ信号６２は“０”となり、
スキャンレジスタ１６０の内容は保持される。

【００６７】Ｆ１期間でＩＲＱ信号１１５が受け付けら
れたとすると、ＩＲＱ検出信号１５０は“１”になり、
Ｆ４期間でスキャンストップフラグが“１”に書き換え
られる。続いてスキャンサイクル（Ｇ）から再びスキャ
ンレジスタ１６０の内容が設定バッファレジスタ１７０
に従い更新するようになり、同様にして優先順位の判定
を繰り返す。

【００６８】以上説明したように、本発明の割り込み制
御装置では、割り込み要求信号が入力されて、スキャン
レジスタ１６０の“０００Ｂ”のタイミングから優先順
位判定を開始するため、“１００Ｂ”，“１１０Ｂ”，
“１１１Ｂ”のスキャン中に入力された割り込み要求の
優先順位判定を開始するまでの待ち合わせ時間は最大３
クロックとなる。また、優先順位判定が開始されると、
どの優先順位も４クロックで優先順位が判定できる。

【００６９】なお、本実施例では、８レベルの優先順位
の判定について述べたが、８レベルより多いレベル数に
おいても、容易に実現できることはいうまでもない。

【００７０】次に、本発明の第２の実施例について図７
および図８を用いて説明する。図７および図８は、合わ
せて、本実施例の割り込み制御レジスタ１０７，１０８
，１０９と、スキャン制御回路５００と、タイミング発
生回路３３１の構成を示したものである。

【００７１】第１の実施例とはタイミング発生回路３３
１のタイミング信号３０２〜３０７の制御が異なる。割
り込み制御レジスタ１０７，１０８，１０９、およびス
キャン制御回路５００の構成，機能は第１実施例と同様
であり、詳細な説明は省略する。

【００７２】本実施例のタイミング発生回路はＩＦスレ
ーブ７２，８２，９２の出力と、スキャンストップ信号
６２を入力する。ＩＦスレーブ７２，８２，９２の出力
はそれぞれＯＲゲート１６１に入力され、割り込み要求
検出信号６１を生成する。

【００７３】タイミング発生回路３３１では割り込み要
求検出信号６１が“０”の期間はタイミング信号３０２
〜３０７をすべて“０”にし、変化させない。

【００７４】ＩＦスレーブ７４，８４，９４のいずれか
が零信号４０によってセットされると、割り込み要求検
出信号６１は“１”となり、タイミング信号３０２〜３
０７の保持は解除となる。

【００７５】割り込み優先順位を検索していく方法は第
１実施例と同様であり、タイミング信号３０７が“１”
となる期間にＰＲＩとスキャンレジスタ１６０の値が一
致している場合には、スキャンストップ信号６２が“０
”になることにより、ディジーチェーン１１９に対して
ＩＲＱＡＫ信号出力を許可し、さらにタイミング発生回
路３３１に入力されて、タイミング信号３０２〜３０７
のレベルを保持する。

【００７６】ＩＲＱＡＫ信号が出力され、ＩＦスレーブ
がリセットされると、ＩＲＱ検出信号が“１”になるが
、タイミング信号３０７は“１”で保持されているので
、スキャンストップ信号６２は“１”となって、タイミ
ング発生回路３３１に対しタイミング信号３０２〜３０
７の出力を許可する。また、全てのＩＦスレーブが“０
”になると、割り込み要求検出信号６１は“０”となる
ので、タイミング発生回路３３１は、タイミング信号３
０２〜３０７を全てリセット“０”にする。

【００７７】ここで、割り込み要求信号が入力され、優
先順位が判定されるまでの割り込み要求が受け付けられ
るまでの動作を図９および図１０を用いて説明する。本
実施例では、要因１は優先順位を“２”に、要因２は優
先順位を“２”に、要因３は優先順位を“３”にそれぞ
れ設定されているとする。また、ＭＫ７３，８３，９３
はいずれも“０”に設定され割り込み要求の受け付けが
許可されているものとする。

【００７８】まず、図９でスキャンサイクル（Ａ）にお
いて非同期に割り込み要求信号４，５が発生される。割
り込み要求信号４，５はそれぞれＩＦマスタ７１，８１
を“１”にする。スキャンレジスタ１６０が零信号４０
の“１”のタイミングでＩＦマスタ７１，８１，９１の
レベルをＩＦスレーブ７２，８２，９２へそれぞれ転送
する。ＩＦスレーブ７２，８２が“１”になると、割り
込み要求検出信号６１は“１”になり、タイミング発生
回路３３１に入力され、タイミング信号３０２〜３０７
が出力許可となり、優先順位を判定するスキャンサイク
ル（Ｂ）に入る。

【００７９】スキャンサイクル（Ｂ）において優先順位
を判定する過程は第１実施例と同様である。

【００８０】Ｂ１期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ７４の最上位ビットとの一致
がとれるため、ＩＲＱ検出信号１５０が“０”になり、
設定バッファレジスタ１７０の出力は“０００Ｂ”にな
る。

【００８１】Ｂ２期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ７４の第２ビットとの一致が
とれず、ＩＲＱ検出信号１５０が“１”になり、設定バ
ッファレジスタ１７０の出力が“０１０Ｂ”に設定され
る。

【００８２】Ｂ３期間では、スキャンレジスタ１６０の
出力が“０１０Ｂ”とＰＲＩ７４の全ビットと一致する
ため、ＩＲＱ検出信号１５０が“０”となる。設定バッ
ファレジスタ１７０は“０１０Ｂ”のままとなる。

【００８３】Ｂ４期間ではスキャンレジスタ１６０の出
力“０１０Ｂ”とＰＲＩ７４の全ビットが一致するため
、ＩＲＱ検出信号１５０が“０”となり、スキャンスト
ップ信号６２が“０”となる。割り込み制御レジスタ１
０８においても同様に処理され、ＩＲＱ信号１１４をア
クティブにする。

【００８４】ＩＲＱ信号１１３の方がＩＲＱ信号１１４
よりも固定優先順位が高いとすると、ディジーチェーン
１１９は割り込み制御レジスタ１０７に対し、ＩＲＱＡ
Ｋ信号１６を“１”にする。

【００８５】また、Ｂ１期間において割り込み要求信号
６が入力されても零信号４０がアクティブにならないた
め、ＩＦマスタ９１が“１”にセットされるのみである
。

【００８６】Ｂ５期間にＩＲＱＡＫ信号１６によりＩＦ
スレーブ７２が“０”になると、ＩＲＱ信号１１３は“
０”になる。しかし、ＩＲＱ信号１１４が“１”である
ため、ＩＲＱ検出信号１５０は“０”のままである。 また、タイミング信号３０７が“１”で保持されている
ため、スキャンストップ信号６２も“０”のままである
。

【００８７】Ｂ９期間にＩＲＱＡＫ信号１７によりＩＦ
スレーブ９２がリセットされ“０”になると、ＩＲＱ信
号１１４は“０”になって、ＩＲＱ検出信号１５０は“
１”になる。タイミング信号３０７は“１”であるため
、スキャンストップ信号６２は“１”となり、スキャン
レジスタ１６０の内容の保持とタイミング信号３０２〜
３０７の保持が解除される。

【００８８】スキャンサイクル（Ｃ）では、要因３の優
先順位判定を行う。

【００８９】Ｃ１期間でスキャンレジスタ１６０は“０
００Ｂ”になり、零信号４０が“０”になることによっ
てＩＦマスタ９１よりＩＦスレーブ９２へ転送する。

【００９０】Ｃ１期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ９４の最上位ビットとの一致
がとれるため、ＩＲＱ検出信号１５０が“０”になり、
設定バッファレジスタ１７０の出力が“０００Ｂ”にな
る。

【００９１】図１０に移ってＣ２期間では、スキャンレ
ジスタ１６０の出力“０００Ｂ”とＰＲＩ９４の第２ビ
ットとの一致がとれないため、ＩＲＱ検出信号１５０が
“１”になり、設定バッファレジスタ１７０の出力が“
０１０Ｂ”になる。

【００９２】Ｃ３期間では、スキャンレジスタ１６０の
出力“０１０Ｂ”とＰＲＩ９４の全ビットが一致しない
ので、ＩＲＱ検出信号１５０が“１”となり、設定バッ
ファレジスタ１７０の出力が“０１１Ｂ”になる。

【００９３】Ｃ４期間では、スキャンレジスタ１６０の
出力“０１１Ｂ”とＰＲＩ９４の全ビットが一致しする
ので、ＩＲＱ検出信号１５０が“０”となり、スキャン
ストップ信号６２は“０”となる。以降は、要因１，２
と同様に処理されて、Ｃ５期間でＩＲＱＡＫ信号１８が
“１”になって、ＩＦスレーブ９２は“０”にリセット
される。

【００９４】ＩＦスレーブ７２，８２，９２が共に“０
”となり、割り込み要求検出信号６１が“０”となるの
で、Ｃ６期間でスキャンストップ信号６２が“１”にな
ると、次のＤ１期間では、タイミング発生回路３３１は
タイミング信号３０２〜３０７を全て“０”にする。従
って、スキャンレジスタ１６０は１クロックごとに、零
信号４０をアクティブにし、ＩＦマスタ７１，８１，９
１の出力レベルをＩＦスレーブ７２，８２，９２にそれ
ぞれ転送する。

【００９５】Ｄ４期間に新たに割り込み要求が発生する
と、スキャンサイクル（Ｃ）と同様にして優先順位の判
定をおこなう。

【００９６】このように割り込み要求検出信号６１によ
りタイミング信号を制御し、優先順位の判定を行うため
、割り込み要求信号４〜６の何れかが入力されると次の
期間より最大４クロックで優先順位を判定することがで
き、待ち合わせ時間は必要なくなる。

【００９７】次に図１４および図１５を用いて第３の実
施例を説明する。図１４および図１５は、合わせて、本
実施例の割り込み要求制御レジスタ１０７，１０８，１
０９と、スキャン制御回路６００と、タイミング発生回
路３３１の構成を示したものである。割り込み制御レジ
スタ１０７，１０８，１０９とタイミング発生回路３３
１の構成は第２実施例と同様である。

【００９８】スキャン制御回路６００は設定バッファレ
ジスタ１７０と、スキャンストップフラグ１６２と、ス
キャンレジスタ１６０と、ＮＯＲゲート１５１，ＩＮＶ
ゲート１６３と、ＡＮＤゲート１６４とを有する。設定
バッファレジスタ１７０は、リセット付きの３つのラッ
チ回路であり、各ラッチ回路はタイミング信号３０４，
３０５，３０６が“１”の期間にＮＯＲゲート１５１の
出力レベルをそれぞれラッチする。また、タイミング信
号３０７が“１”になると、全てリセット“０”される
。ＮＯＲゲート１５１にはＩＲＱ信号１１３，１１４，
１１５が入力され、ＩＲＱ検出信号１５０は制御バッフ
ァレジスタ１７０の３つの入力とスキャンストップフラ
グ１６２にそれぞれ入力される。スキャンストップフラ
グ１６２の出力であるスキャンストップ信号６２はスキ
ャンレジスタ１６０に入力され、スキャンレジスタ１６
０はスキャンストップ信号６２が“１”の期間に設定バ
ッファレジスタ１７０の出力をラッチする。さらに、Ａ
ＮＤゲート１６４はスキャンストップ信号６２を入力す
る。ＩＮＶゲート１６３は、タイミング信号３０６を入
力し、否定をとる。ＡＮＤゲート１６４はＩＮＶゲート
１６３の出力を入力する。ＡＮＤゲート１６４は２入力
の論理積をとって、ＩＲＱＡＫ出力許可信号２６２を生
成する。

【００９９】ＩＲＱＡＫ出力許可信号２６２は、ディジ
ーチェーン１１９に入力されており、ＩＲＱＡＫ出力許
可信号２６２が“０”のとき、実施例２におけるスキャ
ンストップ信号６２と同様に、ディジーチェーン１１９
に対しＩＲＱＡＫ信号１６，１７，１８の出力を許可し
、“１”のとき、ディジーチェーン１１９に対し、ＩＲ
ＱＡＫ信号１６，１７，１８の出力を禁止する。

【０１００】ここで、図１６と図１７を用いて、割り込
み要求信号が入力され、優先順位が判定されて、割り込
み要求が受け付けられるまでの動作を説明する。本実施
例では、第２実施例の設定条件と同様であり、要因１は
優先順位を“２”に、要因２は、優先順位を“２”に、
要因３は優先順位を“３”にそれぞれ設定されていると
する。また、ＭＫ７３，８３，９３は何れも“０”に設
定され、割り込み要求の受付が許可されているとする。

【０１０１】本実施例は、第２実施例と同様に優先順位
の判定を行う。図１６と図１７は、第２実施例と異なる
タイミング部分を主要な信号のみについて示したもので
ある。非同期に割り込み要求信号４，５が発生してから
優先順位を判定する直前までのタイミングなど、第２実
施例と同様のタイミング部分は省略してある。

【０１０２】Ｂ１〜Ｂ６期間の動作を図１６を用いて説
明する。

【０１０３】Ｂ１期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ７４の最上位ビットとの一致
がとれるため、ＩＲＱ検出信号１５０が“０”になり、
設定バッファレジスタ１７０の出力は“０００Ｂ”にな
る。

【０１０４】Ｂ２期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ７４の第２ビットとの一致が
とれず、ＩＲＱ検出信号１５０が“１”になり、設定バ
ッファレジスタ１７０の出力が“０１０Ｂ”に設定され
る。

【０１０５】Ｂ３期間では、タイミング信号３０６が“
１”となる期間にＩＲＱＡＫ出力許可信号２６２が“０
”となる。また、スキャンレジスタ１６０の出力“０１
０Ｂ”とＰＲＩ７４の全ビットが一致するため、ＩＲＱ
信号１１３が“１”となる。割り込み制御レジスタ１０
８においても同様に処理され、ＩＲＱ信号１１４をアク
ティブにする。

【０１０６】ＩＲＱ信号１１３の方がＩＲＱ信号１１４
よりも固定優先順位が高いとすると、ＩＲＱＡＫ出力許
可信号２６２を入力しているディジーチェーン１１９は
、直ちに割り込み制御レジスタ１０７に対し、ＩＲＱＡ
Ｋ信号１６を“１”にする。

【０１０７】Ｂ４期間では、スキャンレジスタ１６０の
出力“０１０Ｂ”とＰＲＩ１７４の全ビットが一致する
ため、ＩＲＱ検出信号“０”となり、スキャンストップ
信号６２が“０”となり、引き続きＩＲＱＡＫ出力許可
信号２６２を“０”とする。

【０１０８】ＩＲＱ信号１１４は、Ｂ５期間以降に実施
例２と同様の動作で処理され、ディジーチェーン１１９
はＩＲＱＡＫ信号１７を“１”とする。

【０１０９】このように、本実施例では、第１，第２実
施例と同様に優先順位を検索するが、ディジーチェーン
１１９に対しＩＲＱＡＫ信号１６，１７，１８の出力を
許可するタイミングが異なり、スキャン制御回路６００
はＢ３期間でディジーチェーン１１９にＩＲＱＡＫ信号
出力を許可する。もちろん、第２実施例と同様にディジ
ーチェーン１９にＢ４期間以降のＩＲＱＡＫ信号出力を
許可する。その他の動作については、第２実施例と同様
である。

【０１１０】続いてＣ１〜Ｃ５期間の動作を図１７を用
いて、説明する。

【０１１１】Ｂ１期間において割り込み要求信号６が入
力されていたが、零信号４０がアクティブにならないた
め、ＩＦマスタ９１が“１”にセットされるのみで、要
因３の優先順位は判定されなかった。スキャンサイクル
（Ｃ）では、要因３の優先順位判定を行う。

【０１１２】Ｃ１期間でスキャンレジスタ１６０は“０
００Ｂ”になり、零信号４０が“０”になることによっ
てＩＦマスタ９１よりＩＦスレーブ９２へ転送する。

【０１１３】Ｃ１期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ９４の最上位ビットとの一致
がとれるため、ＩＲＱ検出信号１５０が“０”になり、
設定バッファレジスタ１７０の出力が“０００Ｂ”にな
る。

【０１１４】Ｃ２期間では、スキャンレジスタ１６０の
出力“０００Ｂ”とＰＲＩ９４の第２ビットとの一致が
とれないため、ＩＲＱ検出信号１５０が“１”になり、
設定バッファレジスタ１７０の出力が“０１０Ｂ”にな
る。

【０１１５】Ｃ３期間では、タイミング信号３０６が“
１”になる期間に、ＩＲＱＡＫ出力許可信号２６２が“
０”になる。しかし、スキャンレジスタ１６０の出力“
０１０Ｂ”とＰＲＩ９４の全ビットが一致しないので、
ＩＲＱ信号は、何れも“０”であるので、ディジーチェ
ーン１１９は受け付ける割り込みを選択しない。引き続
き、ＩＲＱ検出信号１５０が“１”となり、設定バッフ
ァレジスタ１７０の出力が“０１１Ｂ”になる。

【０１１６】Ｃ４期間では、スキャンレジスタ１６０の
出力“０１１Ｂ”とＰＲＩ９４の全ビットが一致するの
で、ＩＲＱ検出信号１５０が“０”となり、スキャンス
トップ信号６２は“０”となる。以降は、要因１，２と
同様に処理されて、Ｃ５期間でＩＲＱＡＫ信号１８が“
１”になって、ＩＦスレーブ９２は“０”にリセットさ
れる。ＩＦスレーブ９２がリセットされた後は、第２実
施例と全く同様に処理動作がおこなわれる。

【０１１７】このように、優先順位２と優先順位３のＩ
ＲＱＡＫ信号が“１”になるタイミングが示す通り、Ｂ
３期間でスキャンレジスタ１６０と優先順位が一致する
優先順位０，２，４，６のＩＲＱ信号は、優先順位１，
３，５，７に比べて１クロック速い３クロックで優先順
位を終了できる。

【０１１８】

【発明の効果】以上のように本発明によれば、スキャン
レジスタと優先順位指定レジスタの上位ビットから各ビ
ット毎に一致判定を行い、判定結果に応じてスキャンレ
ジスタの内容を更新制御するため、優先順位判定に要す
る時間が大幅に短縮する。

【０１１９】従来例では設定した優先順位別の優先順位
判定時間は表２のように全体の平均は８クロックであっ
た。本発明によれば、優先順位判定にかかる平均クロッ
ク数は表３から表５に示すように最大５．５クロックと
なる。このように優先順位判定に要する時間が短縮化さ
れるため、割り込みの受け付け応答が速くなる。

【０１２０】

【０１２１】

【０１２２】

【０１２３】

【０１２４】また、従来例のように割り込み制御レジス
タに設定した順位によって優先順位判定に要する時間に
ばらつきがないため、どの優先順位が指定されていても
判定時間は一定となる。このため、割り込み処理時間等
の予測が非常に簡単となる。

【０１２５】さらに、優先順位安定に要する時間に多少
のばらつきを認めるとすると、本実施例の優先順位の判
定方は、優先順位の最下位ビットが“０”の場合に、優
先順位判定にかかるクロック数を減少させることができ
るなど最適設計が可能である。

【０１２６】本実施例では、優先順位のレベル数を８と
して説明したが、優先順位レベル数を増しても本発明だ
と割り込みの受け付け応答性能を大幅に下げることなく
容易に拡張できる。

【０１２７】このように、本発明の構成は、割り込み要
求が入力されてからただちに優先順位判定を開始すると
いうことが容易に実現でき、割り込み要求の応答のよい
割り込み制御装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】第１の実施例の要部の上半分を示す構成図であ
る。

【図３】第１の実施例の要部の下半分を示す構成図であ
る。

【図４】割り込み優先順位のスキャン順序図である。

【図５】第１の実施例における優先順位判定動作の前半
の３サイクルを示すタイミング図である。

【図６】第１の実施例における優先順位判定動作の後半
の４サイクルを示すタイミング図である。

【図７】第２の実施例による第１の実施例に対応した要
部の上半分を示す構成図である。

【図８】第２の実施例による第１の実施例に対応した要
部の下半分を示す構成図である。

【図９】第２の実施例における優先順位判定動作の前半
の２サイクルを示すタイミング図である。

【図１０】第２の実施例の優先順位判定動作の後半の３
サイクルを示すタイミング図である。

【図１１】従来例のブロック図である。

【図１２】従来例の割り込み制御レジスタの構成図であ
る。

【図１３】従来例における優先順位判定のタイミング図
である。

【図１４】第３の実施例による第１の実施例に対応した
要部の上半分を示す構成図である。

【図１５】第３の実施例による第１の実施例に対応した
要部の下半分を示す構成図である。

【図１６】第３の実施例における優先順位“２”の優先
順位判定のタイミング図である。

【図１７】第３の実施例における優先順位“３”の優先
順位判定のタイミング図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　割り込み要因ごとに割り込み処理の要
   求状態を記憶する割り込み要求記憶回路と、受け付け順
   位情報を記憶する優先順位指定回路と、順位検索情報を
   生成する検索情報生成回路と、受け付けるべき割り込み
   要因を決定するために、前記割り込み要求記憶回路の状
   態を検知し、前記優先順位指定回路に記憶されている受
   け付け順位情報と前記検索情報生成回路で生成される順
   位検索情報とを比較する順位比較回路と、前記順位比較
   回路における前記受け付け順位情報と順位検索情報との
   比較範囲を限定する手段と、前記順位比較回路における
   比較結果に応じて前記検索情報生成回路の更新を制御す
   る手段とを有することを特徴とする割り込み制御装置。