JPH05189246A - 割り込み拡張システム - Google Patents
割り込み拡張システムInfo
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- JPH05189246A JPH05189246A JP4002148A JP214892A JPH05189246A JP H05189246 A JPH05189246 A JP H05189246A JP 4002148 A JP4002148 A JP 4002148A JP 214892 A JP214892 A JP 214892A JP H05189246 A JPH05189246 A JP H05189246A
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- interrupt signal
- interrupt
- output
- processing
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- 230000004913 activation Effects 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 6
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 ハードウエア的に定められた割り込み入力信
号端子数以上の割り込み信号を処理することを可能とす
る割り込み拡張システムを提供する。 【構成】 各々が１つの割り込み信号を受信しその状態
を記憶する少なくとも２つの手段１１１、１１２・・・
と、いずれか１つに割り込み信号が記憶された時に起動
指令を出力する手段１２０と、起動指令が出力された時
にいずれの割り込み信号が受信されているかを判定する
手段１３０と、少なくとも２つの予め定められた処理プ
ログラム１４１、１４２・・・を記憶し割り込み信号に
対応する処理プログラムを実行し処理が完了した時に処
理完了信号を出力する手段１４０と、処理完了信号が出
力された時に割り込み信号受信状態のリセット指令を出
力する手段１５０と、から構成される。
号端子数以上の割り込み信号を処理することを可能とす
る割り込み拡張システムを提供する。 【構成】 各々が１つの割り込み信号を受信しその状態
を記憶する少なくとも２つの手段１１１、１１２・・・
と、いずれか１つに割り込み信号が記憶された時に起動
指令を出力する手段１２０と、起動指令が出力された時
にいずれの割り込み信号が受信されているかを判定する
手段１３０と、少なくとも２つの予め定められた処理プ
ログラム１４１、１４２・・・を記憶し割り込み信号に
対応する処理プログラムを実行し処理が完了した時に処
理完了信号を出力する手段１４０と、処理完了信号が出
力された時に割り込み信号受信状態のリセット指令を出
力する手段１５０と、から構成される。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータの割り込み
システムに係わり、特に入力可能な割り込み信号数を拡
張することの割り込み拡張システムに関する。
システムに係わり、特に入力可能な割り込み信号数を拡
張することの割り込み拡張システムに関する。
【０００２】
【従来の技術】コンピュータでプログラムの実行を開始
する際の起動方法として、外部から特定の割り込み信号
が印加された場合にその特定割り込み信号に対応した処
理を起動するいわゆる割り込み処理があることは公知で
ある。この割り込み信号をコンピュータに入力するため
の割り込み信号出力端子の数はコンピュータのハードウ
エア的制限から定められてる。
する際の起動方法として、外部から特定の割り込み信号
が印加された場合にその特定割り込み信号に対応した処
理を起動するいわゆる割り込み処理があることは公知で
ある。この割り込み信号をコンピュータに入力するため
の割り込み信号出力端子の数はコンピュータのハードウ
エア的制限から定められてる。
【０００３】このため割り込みレベル数を増加するため
にはコンピュータをより多数の割り込み信号入力端子を
有する高機能のものに交換する必要があった。
にはコンピュータをより多数の割り込み信号入力端子を
有する高機能のものに交換する必要があった。
【０００４】
【発明が解決しようとする課題】しかしながらコンピュ
ータ自体を交換することは単にハードウエアの交換に留
まらず、コンピュータで処理するプログラムの書換えも
必要となりシステムとして交換可能な状態にするまでに
は長時間を要するばかりでなく、経済的な無駄も多い。
ータ自体を交換することは単にハードウエアの交換に留
まらず、コンピュータで処理するプログラムの書換えも
必要となりシステムとして交換可能な状態にするまでに
は長時間を要するばかりでなく、経済的な無駄も多い。
【０００５】本発明はかかる問題点に鑑みなされたもの
であって、ハードウエア的に定められた割り込み入力信
号端子数以上の割り込み信号を処理することを可能とす
る割り込み拡張システムを提供することを目的とする。
であって、ハードウエア的に定められた割り込み入力信
号端子数以上の割り込み信号を処理することを可能とす
る割り込み拡張システムを提供することを目的とする。
【０００６】
【課題を解決するための手段】図１は本発明にかかる割
り込み拡張システムの基本構成図であって、各々が１つ
の割り込み信号を受信し受信した状態を記憶する少なく
とも２つの割り込み信号受信手段１１１、１１２・・・
と、少なくとも２つの割り込み信号受信手段１１１、１
１２・・・のいずれか１つに割り込み信号が記憶された
時に起動指令を出力する起動指令出力手段１２０と、起
動指令出力手段１２０から起動指令が出力された時に該
少なくとも２つの割り込み信号受信手段１１１、１１２
・・・に記憶された割り込み信号受信状態を検査してい
ずれの割り込み信号受信手段に割り込み信号が受信され
ているかを判定する割り込み信号判定手段１３０と、少
なくとも２つの割り込み信号受信手段１１１、１１２・
・・の各々に対応する少なくとも２つの予め定められた
処理プログラム１４１、１４２・・・を記憶し割り込み
信号決定手段１３０で割り込み信号を受信していると判
定された割り込み信号受信手段に対応する処理プログラ
ムを実行し処理が完了した時に処理完了信号を出力する
処理プログラム実行手段１４０と、処理プログラム実行
手段１４０から処理完了信号が出力された時に割り込み
信号を受信していると判定された割り込み信号受信手段
に対して割り込み信号受信状態のリセット指令を出力す
るリセット指令出力手段１５０と、から構成される。
り込み拡張システムの基本構成図であって、各々が１つ
の割り込み信号を受信し受信した状態を記憶する少なく
とも２つの割り込み信号受信手段１１１、１１２・・・
と、少なくとも２つの割り込み信号受信手段１１１、１
１２・・・のいずれか１つに割り込み信号が記憶された
時に起動指令を出力する起動指令出力手段１２０と、起
動指令出力手段１２０から起動指令が出力された時に該
少なくとも２つの割り込み信号受信手段１１１、１１２
・・・に記憶された割り込み信号受信状態を検査してい
ずれの割り込み信号受信手段に割り込み信号が受信され
ているかを判定する割り込み信号判定手段１３０と、少
なくとも２つの割り込み信号受信手段１１１、１１２・
・・の各々に対応する少なくとも２つの予め定められた
処理プログラム１４１、１４２・・・を記憶し割り込み
信号決定手段１３０で割り込み信号を受信していると判
定された割り込み信号受信手段に対応する処理プログラ
ムを実行し処理が完了した時に処理完了信号を出力する
処理プログラム実行手段１４０と、処理プログラム実行
手段１４０から処理完了信号が出力された時に割り込み
信号を受信していると判定された割り込み信号受信手段
に対して割り込み信号受信状態のリセット指令を出力す
るリセット指令出力手段１５０と、から構成される。
【０００７】
【作用】本発明によれば、複数の割り込み信号が発生す
ると一旦割り込み信号受信手段に記憶される。いずれか
１つの割り込み信号受信手段に割り込み信号が記憶され
ると起動指令が出力され、どの割り込み信号受信手段に
割り込み信号が記憶されるかを判定する。
ると一旦割り込み信号受信手段に記憶される。いずれか
１つの割り込み信号受信手段に割り込み信号が記憶され
ると起動指令が出力され、どの割り込み信号受信手段に
割り込み信号が記憶されるかを判定する。
【０００８】そして割り込み信号が記憶された割り込み
信号受信手段に対応して予めプログラムされた処理プロ
グラムが実行され、プログラムの実行が完了すると割り
込み信号受信手段に記憶された割り込み信号のリセット
命令が出力される。
信号受信手段に対応して予めプログラムされた処理プロ
グラムが実行され、プログラムの実行が完了すると割り
込み信号受信手段に記憶された割り込み信号のリセット
命令が出力される。
【０００９】
【実施例】図２は本発明にかかる割り込み拡張システム
のハードウエア構成図であって、４つのＤ形フリップフ
ロップ２１１、２１２、２１３および２１４で４つの割
り込み信号Ｉ1 、Ｉ2 、Ｉ3 およびＩ4 を受信する。４
つのＤ形フリップフロップ２１１、２１２、２１３およ
び２１４の出力Ｑ1 、Ｑ2 、Ｑ3 およびＱ4 はそれぞれ
２つに分岐して一方はＯＲゲート２２０に導かれる。
のハードウエア構成図であって、４つのＤ形フリップフ
ロップ２１１、２１２、２１３および２１４で４つの割
り込み信号Ｉ1 、Ｉ2 、Ｉ3 およびＩ4 を受信する。４
つのＤ形フリップフロップ２１１、２１２、２１３およ
び２１４の出力Ｑ1 、Ｑ2 、Ｑ3 およびＱ4 はそれぞれ
２つに分岐して一方はＯＲゲート２２０に導かれる。
【００１０】即ち４つのＤ形フリップフロップ２１１、
２１２、２１３および２１４のいずれかに４つの割り込
み信号Ｉ1 、Ｉ2 、Ｉ3 およびＩ4 のいずれかが入力さ
れると、４つのＤ形フリップフロップ２１１、２１２、
２１３および２１４の出力Ｑ 1 、Ｑ2 、Ｑ3 およびＱ4
のいずれか１つの信号レベルが“１”に変化するためＯ
Ｒゲート２２０の出力は“１”に変化する。
２１２、２１３および２１４のいずれかに４つの割り込
み信号Ｉ1 、Ｉ2 、Ｉ3 およびＩ4 のいずれかが入力さ
れると、４つのＤ形フリップフロップ２１１、２１２、
２１３および２１４の出力Ｑ 1 、Ｑ2 、Ｑ3 およびＱ4
のいずれか１つの信号レベルが“１”に変化するためＯ
Ｒゲート２２０の出力は“１”に変化する。
【００１１】マイクロコンピュータ２００はバス２０１
を中心としてＣＰＵ２０２、メモリ２０３、入力ポート
２０４および出力ポート２０５から構成されている。さ
らにＣＰＵ２０２には１つの割り込み端子２０２１が設
置されている。ＯＲゲート２２０の出力はＣＰＵ２０２
の割り込み端子２０２１に接続されていて、ＯＲゲート
２２０の出力が“１”に変化すればＣＰＵ２０２で割り
込み処理が開始される。
を中心としてＣＰＵ２０２、メモリ２０３、入力ポート
２０４および出力ポート２０５から構成されている。さ
らにＣＰＵ２０２には１つの割り込み端子２０２１が設
置されている。ＯＲゲート２２０の出力はＣＰＵ２０２
の割り込み端子２０２１に接続されていて、ＯＲゲート
２２０の出力が“１”に変化すればＣＰＵ２０２で割り
込み処理が開始される。
【００１２】４つのＤ形フリップフロップ２１１、２１
２、２１３および２１４の出力Ｑ1 、Ｑ2 、Ｑ3 および
Ｑ4 の２つに分岐された他の一方は４ビットで構成され
る入力ポート２０４のそれぞれのビットに接続される。
即ち入力ポート２０４のデータを読み込むことにより４
つのＤ形フリップフロップ２１１、２１２、２１３およ
び２１４のいずれに割り込み信号が入力されたかが判別
可能である。
２、２１３および２１４の出力Ｑ1 、Ｑ2 、Ｑ3 および
Ｑ4 の２つに分岐された他の一方は４ビットで構成され
る入力ポート２０４のそれぞれのビットに接続される。
即ち入力ポート２０４のデータを読み込むことにより４
つのＤ形フリップフロップ２１１、２１２、２１３およ
び２１４のいずれに割り込み信号が入力されたかが判別
可能である。
【００１３】４ビットで構成される出力ポート２０５の
出力信号は４つのＤ形フリップフロップ２１１、２１
２、２１３および２１４のリセット端子にそれぞれ接続
されている。図３はＣＰＵ２０２の割り込み端子２０２
１に“１”が印加された時に開始される割り込み処理ル
ーチンのフローチャートである。
出力信号は４つのＤ形フリップフロップ２１１、２１
２、２１３および２１４のリセット端子にそれぞれ接続
されている。図３はＣＰＵ２０２の割り込み端子２０２
１に“１”が印加された時に開始される割り込み処理ル
ーチンのフローチャートである。
【００１４】ステップ３００において入力ポート２０４
に入力される情報をＤＡＴＡとして読み込む。ステップ
３０１でＤＡＴＡの最上位ビットｂ３が“１”であるか
否かが判定され肯定判定されればステップ３０１１に進
む。ステップ３０１で否定判定されればステップ３０２
に進みＤＡＴＡの第２ビットｂ２が“１”であるか否か
が判定され肯定判定されればステップ３０２１に進む。
に入力される情報をＤＡＴＡとして読み込む。ステップ
３０１でＤＡＴＡの最上位ビットｂ３が“１”であるか
否かが判定され肯定判定されればステップ３０１１に進
む。ステップ３０１で否定判定されればステップ３０２
に進みＤＡＴＡの第２ビットｂ２が“１”であるか否か
が判定され肯定判定されればステップ３０２１に進む。
【００１５】ステップ３０２で否定判定されればステッ
プ３０３に進みＤＡＴＡの第３ビットｂ１が“１”であ
るか否かが判定され肯定判定されればステップ３０３１
に進む。ステップ３０３で否定判定されればステップ３
０４に進みＤＡＴＡの最下位ビットが“１”であるか否
かが判定され肯定判定されればステップ３０４に進む。
プ３０３に進みＤＡＴＡの第３ビットｂ１が“１”であ
るか否かが判定され肯定判定されればステップ３０３１
に進む。ステップ３０３で否定判定されればステップ３
０４に進みＤＡＴＡの最下位ビットが“１”であるか否
かが判定され肯定判定されればステップ３０４に進む。
【００１６】ステップ３０４で否定判定されればステッ
プ３０５に進み、ＲＥＳＥＴをリセットしてステップ３
０６に進む。ステップ３０１１においては予めプログラ
ムされメモリ２０３に記憶されている処理Ｐ1 が実行さ
れ、処理Ｐ1 が完了するとステップ３０１２でＲＥＳＥ
Ｔを“１０００”としてステップ３０６に進む。
プ３０５に進み、ＲＥＳＥＴをリセットしてステップ３
０６に進む。ステップ３０１１においては予めプログラ
ムされメモリ２０３に記憶されている処理Ｐ1 が実行さ
れ、処理Ｐ1 が完了するとステップ３０１２でＲＥＳＥ
Ｔを“１０００”としてステップ３０６に進む。
【００１７】ステップ３０２１においては予めプログラ
ムされメモリ２０３に記憶されている処理Ｐ2 が実行さ
れ、処理Ｐ2 が完了するとステップ３０２２でＲＥＳＥ
Ｔを“０１００”としてステップ３０６に進む。ステッ
プ３０３１においては予めプログラムされメモリ２０３
に記憶されている処理Ｐ3 が実行され、処理Ｐ3 が完了
するとステップ３０３２でＲＥＳＥＴを“００１０”と
してステップ３０６に進む。
ムされメモリ２０３に記憶されている処理Ｐ2 が実行さ
れ、処理Ｐ2 が完了するとステップ３０２２でＲＥＳＥ
Ｔを“０１００”としてステップ３０６に進む。ステッ
プ３０３１においては予めプログラムされメモリ２０３
に記憶されている処理Ｐ3 が実行され、処理Ｐ3 が完了
するとステップ３０３２でＲＥＳＥＴを“００１０”と
してステップ３０６に進む。
【００１８】ステップ３０４１においては予めプログラ
ムされメモリ２０３に記憶されている処理Ｐ4 が実行さ
れ、処理Ｐ4 が完了するとステップ３０４２でＲＥＳＥ
Ｔを“０００１”としてステップ３０６に進む。ステッ
プ３０６においては出力ポート２０５からＲＥＳＥＴを
出力して、４つのＤ形フリップフロップ２１１、２１
２、２１３および２１４のいずれかをリセットする。
ムされメモリ２０３に記憶されている処理Ｐ4 が実行さ
れ、処理Ｐ4 が完了するとステップ３０４２でＲＥＳＥ
Ｔを“０００１”としてステップ３０６に進む。ステッ
プ３０６においては出力ポート２０５からＲＥＳＥＴを
出力して、４つのＤ形フリップフロップ２１１、２１
２、２１３および２１４のいずれかをリセットする。
【００１９】図４は２つの割り込み信号Ｉ1 およびＩ2
が印加された場合のタイミング図であって、横軸は時刻
を表す。時刻ｔ1 で割り込み信号Ｉ1 が印加されると第
１のＤ形フリップフロップ２１１の出力Ｑ1 は“１”を
維持する。するとＯＲゲート２２０の出力も“１”に変
化して、ＣＰＵ２０２の割り込み端子２０２１に割り込
みをかける。
が印加された場合のタイミング図であって、横軸は時刻
を表す。時刻ｔ1 で割り込み信号Ｉ1 が印加されると第
１のＤ形フリップフロップ２１１の出力Ｑ1 は“１”を
維持する。するとＯＲゲート２２０の出力も“１”に変
化して、ＣＰＵ２０２の割り込み端子２０２１に割り込
みをかける。
【００２０】そして割り込み処理ルーチンが起動して、
割り込み信号Ｉ1 に対応した処理Ｐ 1 が実行される。処
理Ｐ1 を実行中の時刻ｔ2 に割り込み信号Ｉ2 が印加さ
れると第２のＤ形フリップフロップ２１２の出力Ｑ2 は
“１”を維持する。時刻ｔ3 に処理Ｐ1 の実行が終了す
ると、出力ポートからリセット指令が第１のＤ形フリッ
プフロップ２１１に印加され割り込み信号記憶状態をリ
セットする。
割り込み信号Ｉ1 に対応した処理Ｐ 1 が実行される。処
理Ｐ1 を実行中の時刻ｔ2 に割り込み信号Ｉ2 が印加さ
れると第２のＤ形フリップフロップ２１２の出力Ｑ2 は
“１”を維持する。時刻ｔ3 に処理Ｐ1 の実行が終了す
ると、出力ポートからリセット指令が第１のＤ形フリッ
プフロップ２１１に印加され割り込み信号記憶状態をリ
セットする。
【００２１】しかしＯＲゲート２２０の出力は第２のＤ
形フリップフロップ２１２の出力Ｑ 2 によって“１”に
維持されているため、引き続き割り込み処理ルーチンが
実行され、割り込み信号Ｉ2 に対応した処理Ｐ2 が実行
される。そして処理Ｐ2 が完了すると、出力ポートから
第２のＤ形フリップフロップ２１２に対してリセット指
令が出力される。
形フリップフロップ２１２の出力Ｑ 2 によって“１”に
維持されているため、引き続き割り込み処理ルーチンが
実行され、割り込み信号Ｉ2 に対応した処理Ｐ2 が実行
される。そして処理Ｐ2 が完了すると、出力ポートから
第２のＤ形フリップフロップ２１２に対してリセット指
令が出力される。
【００２２】上記実施例では４つの割り込み信号の場合
を説明したが、この数値に限定されることはない。なお
割り込み信号の優先順位は割り込み処理ルーチンのビッ
トパターンを判定する順序で決定される。
を説明したが、この数値に限定されることはない。なお
割り込み信号の優先順位は割り込み処理ルーチンのビッ
トパターンを判定する順序で決定される。
【００２３】
【発明の効果】本発明によれば、コンピュータの割り込
み端子数がハードウエア的に制限されている場合であっ
ても制限数より大である数の割り込み信号を取り扱うこ
とが可能となり、ハードウエアおよびソフトウエアを大
幅に変更することなく割り込み数を拡張するとができ
る。
み端子数がハードウエア的に制限されている場合であっ
ても制限数より大である数の割り込み信号を取り扱うこ
とが可能となり、ハードウエアおよびソフトウエアを大
幅に変更することなく割り込み数を拡張するとができ
る。
【図１】図１は割り込み拡張システムの基本構成図であ
る。
る。
【図２】図２は実施例のハードウエア構成図である。
【図３】図３は割り込み処理ルーチンのフローチャート
である。
である。
【図４】図４は２つの割り込み信号が印加された場合の
タイミング図である。
タイミング図である。
１１１、１１２・・・…割り込み信号受信手段 １２０…起動指令出力手段 １３０…信号判定手段 １４０…処理プログラム実行手段 １４１、１４２・・・…処理プログラム １５０…リセット指令出力手段
Claims (1)
- 【請求項１】 各々が１つの割り込み信号を受信し受信
した状態を記憶する少なくとも２つの割り込み信号受信
手段（１１１）、（１１２）・・・と、 該少なくとも２つの割り込み信号受信手段（１１１）、
（１１２）・・・のいずれか１つに割り込み信号が記憶
された時に起動指令を出力する起動指令出力手段（１２
０）と、 該起動指令出力手段（１２０）から起動指令が出力され
た時に該少なくとも２つの割り込み信号受信手段（１１
１）、（１１２）・・・に記憶された割り込み信号受信
状態を検査していずれの割り込み信号受信手段に割り込
み信号が受信されているかを判定する割り込み信号判定
手段（１３０）と、 該少なくとも２つの割り込み信号受信手段（１１１）、
（１１２）・・・の各々に対応する少なくとも２つの予
め定められた処理プログラム（１４１）、（１４２）・
・・を記憶し、該割り込み信号決定手段（１３０）で割
り込み信号を受信していると判定された割り込み信号受
信手段に対応する処理プログラムを実行し、処理が完了
した時に処理完了信号を出力する処理プログラム実行手
段（１４０）と、 該処理プログラム実行手段（１４０）から処理完了信号
が出力された時に割り込み信号を受信していると判定さ
れた割り込み信号受信手段に対して割り込み信号受信状
態のリセット指令を出力するリセット指令出力手段（１
５０）と、から構成される割り込み拡張システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002148A JPH05189246A (ja) | 1992-01-09 | 1992-01-09 | 割り込み拡張システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002148A JPH05189246A (ja) | 1992-01-09 | 1992-01-09 | 割り込み拡張システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189246A true JPH05189246A (ja) | 1993-07-30 |
Family
ID=11521275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002148A Withdrawn JPH05189246A (ja) | 1992-01-09 | 1992-01-09 | 割り込み拡張システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189246A (ja) |
-
1992
- 1992-01-09 JP JP4002148A patent/JPH05189246A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |