JPH0368418B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はストアードプログラム制御のデータ処
理装置に割込み要求信号を出力する割込み制御装
置に関する。

〔従来技術〕

割込み機能を用いて応用システムを設計する
と、通常、複数の割込みが同時に発生したり、あ
るいは割込み処理中にさらに別の割込みが発生す
るというような事態が頻発する。このような環境
下では複数の割込み要求のうち、いずれの要求を
優先させるかが問題となり、通常割込み要求に優
先順位を対応づけて対処している。しかし前記割
込み要求に優先順位を対応づけた応用システムに
おいて、高優先順位で割込んだ割込み要求に対す
る処理に長時間を要すると、この間、低い優先順
位の割込み要求は待たされ、割込み要求に応答で
きなくなり、オーバーランが発生することがあ
る。このような事態を回避するためには、当該高
優先順位の優先順位を格下げし、待たされている
中、低優先順位の割込みを先に処理し、その後、
格下げした高優先順位の割込みを処理するという
操作を行うことが必要となる。

従来、前記操作は割込み要求の優先順位を任意
に設定できるハードウエア機能を持たせて処理し
ていた。従つて、現在サービスされている割込み
要求の優先順位を保持しておくためのレジスタ、
各割込み要求ごとに優先順位を指定するレジス
タ、各割込み要求ごとに指定した優先順位と、現
在サービスされている割込み要求の優先順位とを
比較するための回路等が必要で、ハードウエアの
負担が非常に大きくなり、応用システムのコスト
アツプを来たすという欠点があつた。

〔発明の目的〕

本発明の目的は、上記欠点を除去することによ
り、優先順位可変の操作を容易に実現できる割込
み制御装置を提供することにある。

〔発明の構成〕

本発明の割込み制御装置は、ストアードプログ
ラム制御のデータ処理装置に割込み要求信号を出
力する割込み制御装置であつて、特定の命令実行
に基づいて複数の割込み要求Si（ｉは１からｎま
での正の整数）を発生する第１の割込み要求発生
部と、特定の割込み要因に基づいて前記第１の割
込み要求発生部より発生する割込み要求以外の複
数の割込み要求Hi（ｉは１からｎまでの正の整
数）を発生する第２の割込み要求発生部と、前記
第１及び第２の割込み要求発生部からの割込み要
求Si、Hiの優先度をそれぞれsj、hj（ｊは１から
（ｎ−１）までの正の整数）としたとき、hjを高
優先とした以下sj、ｋ（ｊ＋１）、ｓ（ｊ＋１）の
順で低優先と判断し、入力された前記割込み要求
Si、Hiのうちの最高優先度のものを選択して前
記割込み要求信号を発生する優先順位判別部と、
特定の動作要因に基づく処理を第１及び第２の処
理に分割し、前記第２の処理に対応して所定の優
先度をもつ前記特定の割込み要因を発生し、かつ
前記特定の割込み要因より低い優先度をもち前記
第２の処理実行後に実行され前記第１の処理実行
のための割込み要求と対応する命令を配置したプ
ログラムを含む優先順位制御手段とを有してい
る。

〔実施例の説明〕

以下、本発明の実施例について図面を参照して
説明する。

第１図は本発明の一実施例のブロツク図であ
る。

本実施例は、ストアードプログラム制御のデー
タ処理装置に割込み要求信号を出力する割込み制
御装置であつて、特定の命令実行に基づいて複数
の割込み要求Si（ｉは１からｎまでの正の整数）
を発生する第１の割込み要求発生部としてのソフ
トウエア割込み要求発生部１と、特定の割込み要
因に基づいてソフトウエア割込み要求発生部１よ
り発生する割込み要求以外の複数の割込み要求
Hi（ｉは１からｎまでの正の整数）を発生する第
２の割込み要求発生部としてのハードウエア割込
み要求発生部３と、ソフトウエア及びハードウエ
ア割込み要求発生部１，３から発生する割込み要
求Si及びHiの優先度をそれぞれsj、hj（ｊは１か
ら（ｎ−１）までの正の整数）としたとき、hjを
高優先とした以下sj、ｋ（ｊ＋１）、ｓ（ｊ＋１）
の順で低優先と判断し、入力された割込み要求
Si、Hiのうちの最高優先度のものを選択して割
込み要求信号を発生する優先順位判別部６と、特
定の動作要因に基づく処理を第１及び第２の処理
に分割し、第２の処理に対応して所定の優先度を
もつ特定の割込み要因を発生し、かつ特定の割込
み要因より低い優先度をもち、第２の処理実行後
に実行され第１の処理実行のための割込み要求と
対応する命令を配置したプログラムを含む優先順
位制御手段としてのデータ処理装置（図示省略）
と、ソフトウエア割込み要求記憶部２、ハードウ
エア割込み要求記憶部４、割込み要求制御部５と
を含むことから構成される。なお、７は割込み受
付け部である。

本実施例は、プログラムされた割込み要求Siと
して、ソフトウエア割込み命令ａ、ｂ及びｃの実
行による割込み要求を扱い、該割込み要求Si以外
の割込み要求Hiとして、ハードウエア要因を基
にするハードウエア割込み要求ａ、ｂ及びｃを扱
う割込み制御装置である。

ソフトウエア割込み要求発生部１は、ソフトウ
エア割込み命令ａの実行によりハイレベルとなる
ソフトウエア割込み要求信号１１、ソフトウエア
割込み命令ｂの実行によりハイレベルとなるソフ
トウエア割込み要求信号１２、及びソフトウエア
割込み命令ｃの実行によりハイレベルとなるソフ
トウエア割込み要求信号１３を発生し、ソフトウ
エア割込み要求記憶部２に出力する。

ソフトウエア割込み要求記憶部２は、ソフトウ
エア割込み要求信号１１，１２及び１３がハイレ
ベルとなつたことを検出して、各々割込み要求に
対応づけられたフリツプフロツプ（以下、Ｆ／Ｆ
という。）に記憶する。２１，２２及び２３はソ
フトウエア割込み要求記憶信号で、信号２１はソ
フトウエア割込み要求信号１１がハイレベルとな
つたことを検出して、信号２２はソフトウエア割
込み要求信号１２がハイレベルとなつたことを検
出して、信号２３はソフトウエア割込み要求信号
１３がハイレベルとなつたことを検出してそれぞ
れハイレベルとなる。

ハードウエア割込み要求発生部３は、データ処
理装置への外部入力、データ処理装置に接続され
るタイマ等のハードウエア要因を基に、割込み要
求を発生するもので、ハードウエア割込み要求ａ
が発生したときにハイレベルとなるハードウエア
割込み要求信号３１、ハードウエア割込み要求ｂ
が発生したときにハイレベルとなるハードウエア
割込み要求信号３２、及びハードウエア割込み要
求ｃが発生したときにハイレベルとなるハードウ
エア割込み要求信号３３を発生し、ハードウエア
割込み要求記憶部４に出力する。

ハードウエア割込み要求記憶部４は、ハードウ
エア割込み要求信号３１，３２及び３３がハイレ
ベルとなつたことを検出して、各々の割込み要求
に対応づけられたＦ／Ｆに記憶する。４１，４２
及び４３はハードウエア割込み要求記憶信号で、
信号４１はハードウエア割込み要求信号３１がハ
イレベルとなつたことを検出して、信号４２はハ
ードウエア割込み要求信号３２がハイレベルとな
つたことを検出して、信号４３はハードウエア割
込み要求信号３３がハイレベルとなつたことを検
出してそれぞれハイレベルとなる。

割込み要求制御部５は、ソフトウエア割込み及
びハードウエア割込みのすべての割込みの許可、
禁止及び各割込み要求ごとに割込みの許可、禁止
を行うもので、ソフトウエア割込み要求記憶部２
及びハードウエア割込み要求記憶部４からの割込
み要求記憶信号２１，２２，２３，４１，４２，
４３が接続されている。割込み要求制御部５の出
力５１，５２，５３，５４，５５，５６は、割込
み要求が発生し、かつ割込みが許可されていると
ハイレベルとなる許可割込み要求信号で、５１は
ソフトウエア割込み命令ａによる割込み要求、５
２はソフトウエア割込み命令ｂによる割込み要
求、５３はソフトウエア割込み命令ｃによる割込
み要求、５４はハードウエア割込み要求ａ、５５
はハードウエア割込み要求ｂ、５６はハードウエ
ア割込み要求ｃにそれぞれ対応している。

優先順位判別部６は、割込み要求制御部５から
出力されている許可割込み要求信号５１，５２，
５３，５４，５５，５６のうち、ハイレベルとな
つている最も優先順位の高い割込み要求を選択す
る。優先順位判別部６の出力６１，６２，６３，
６４，６５，６６は、最も優先順位の高い割込み
要求に対応した出力のみがハイレベルとなる優先
順位判別信号で、６１はソフトウエア割込み命令
ａによる割込み要求、６２はソフトウエア割込み
命令ｂによる割込み要求、６３はソフソウエア割
込み命令ｃによる割込み要求、６４はハードウエ
ア割込み要求ａ、６５はハードウエア割込み要求
ｂ、６６はハードウエア割込み要求ｃにそれぞれ
対応している。優先順位はハードウエア割込み要
求ａが最も高く、以下ソフトウエア割込み命令ａ
による割込み要求、ハードウエア割込み要求ｂ、
ソフトウエア割込み命令ｂによる割込み要求、ハ
ードウエア割込み要求ｃ、ソフトウエア割込み命
令ｃによる割込み要求の順になつており、変更は
できない。

割込み受付け部７は、優先順位判別部６で最も
優先順位が高いと判断された割込み要求をCPU
に知らせる。優先順位判別部６からの優先順位判
別信号６１，６２，６３，６４，６５，６６が接
続され、CPUへの処理中断要求信号７１が出力
される。

第２図は第１図に示す実施例の一部詳細回路図
であり、ソフトウエア割込み要求記憶部２、ハー
ドウエア割込み要求記憶部４、割込み要求制御部
５、優先順位判別部６の詳細な論理回路構成を示
す。

次に、第２図を参照して本実施例の動作につい
て説明する。

ハードウエア割込み要求記憶部４で、８１はハ
ードウエア割込み要求ａの発生によりハードウエ
ア割込み要求信号３１がハイレベルとなつたこと
を検出して、８２はハードウエア割込み要求ｂの
発生によりハードウエア割込み要求信号３２がハ
イレベルとなつたことを検出して、８３はハード
ウエア割込み要求ｃの発生によりハードウエア割
込み要求信号３３がハイレベルとなつたことを検
出してそれぞれセツトされるハードウエア割込み
要求Ｆ／Ｆである。ソフトウエア割込み要求記憶
部２で、８４はソフトウエア割込み命令ａの実行
によりソフトウエア割込み要求信号１１がハイレ
ベルとなつたことを検出して、８５はソフトウエ
ア割込み命令ｂの実行によりソフトウエア割込み
要求信号１２がハイレベルとなつたことを検出し
て、８６はソフトウエア割込み命令ｃの実行によ
りソフトウエア割込み要求信号１３がハイレベル
となつたことを検出して、それぞれセツトされる
ソフトウエア割込み要求Ｆ／Ｆである。

割込み要求制御部５で、９１，９２，９３は各
ハードウエア割込み要求を許可するハードウエア
割込み要求許可Ｆ／Ｆで、９３はハードウエア割
込み要求Ｆ／Ｆ８１をセツトする前記ハードウエ
ア割込み要求ａを許可し、９２はハードウエア割
込み要求Ｆ／Ｆ８２をセツトする前記ハードウエ
ア割込み要求ｂを許可し、９１はハードウエア割
込み要求Ｆ／Ｆ８３をセツトする前記ハードウエ
ア割込み要求ｃをそれぞれ許可するＦ／Ｆであ
る。ハードウエア割込み要求許可Ｆ／Ｆ９１，９
２，９３は命令によりセツト、リセツトすること
が可能で、セツトすると対応するハードウエア割
込み要求が許可される。

９４，９５，９６は各ソフトウエア割込み要求
を許可するソフトウエア割込み要求許可Ｆ／Ｆ
で、Ｆ／Ｆ９４はソフトウエア割込み要求Ｆ／Ｆ
８４をセツトする前記ソフトウエア割込み命令ａ
の実行による割込み要求を許可し、Ｆ／Ｆ９５は
ソフトウエア割込み要求Ｆ／Ｆ８５をセツトする
前記ソフトウエア割込み命令ｂの実行による割込
み要求を許可し、Ｆ／Ｆ９６はソフトウエア割込
み要求Ｆ／Ｆ８６をセツトする前記ソフトウエア
割込み命令ｃの実行による割込み要求をそれぞれ
許可するＦ／Ｆである。ソフトウエア割込み要求
許可Ｆ／Ｆ９４，９５，９６は命令によりセツ
ト、リセツトすることが可能で、セツトすると対
応するソフトウエア割込み要求が許可される。

１０３はすべての割込みの許可、禁止を制御す
る割込み許可Ｆ／Ｆで、割込み許可命令の実行に
よりセツトされ、割込み禁止命令の実行によりリ
セツトされる。割込み許可Ｆ／Ｆ１０３がリセツ
トされているとハードウエア及びソフトウエア割
込み要求はすべて禁止される。

９７，９８，９９，１００，１０１，１０２は
アンド回路で、各アンド回路の１つの入力端には
割込み許可Ｆ／Ｆ１０３の出力が共通に接続され
ている。アンド回路９７の入力には、さらにハー
ドウエア割込み要求許可Ｆ／Ｆ９３の出力及びハ
ードウエア割込み要求Ｆ／Ｆ８１の出力が、アン
ド回路９８の入力にはハードウエア割込み要求許
可Ｆ／Ｆ９２の出力及びハードウエア割込み要求
Ｆ／Ｆ８２の出力が、アンド回路９９の入力には
ハードウエア割込み要求許可Ｆ／Ｆ９１の出力及
びハードウエア割込み要求Ｆ／Ｆ８３の出力が、
それぞれ接続されている。又、アンド回路１００
の入力にはソフトウエア割込み要求許可Ｆ／Ｆ９
４の出力及びソフトウエア割込み要求Ｆ／Ｆ８４
の出力が、アンド回路１０１の入力にはソフトウ
エア割込み要求許可Ｆ／Ｆ９５の出力及びソフト
ウエア割込み要求許可Ｆ／Ｆ８５の出力が、アン
ド回路１０２の入力にはソフトウエア割込み要求
許可Ｆ／Ｆ９６の出力及びソフトウエア割込み要
求Ｆ／Ｆ８６の出力がそれぞれ接続されている。
アンド回路９７，９８，９９，１００，１０１，
１０２の出力は許可割込み要求信号５４，５５，
５６，５１，５２，５３にそれぞれ対応し、各ア
ンド回路９７，９８，９９，１００，１０１，１
０２のすべての入力がハイレベルのときのみ、各
対応する出力がハイレベルとなる。

すなわち、ハードウエア割込み、ソフトウエア
割込みを問わず、割込み要求が優先順位判別部６
に許可割込み要求信号として伝播し、CPUに対
して割込み処理を要求するためには、割込み要求
が発生し割込み要求が記憶され、対応する割込み
要求許可Ｆ／Ｆ及び割込み許可Ｆ／Ｆ１０３がセ
ツトされていることが条件である。

優先順位判別部６で、１１６，１１７，１１
８，１１９，１２０はアンド回路、１１１，１１
２，１１３，１１４，１１５はインバータ回路で
ある。インバータ回路１１１の入力にはアンド回
路９７の出力が、インバータ回路１１２の入力は
アンド回路１００の出力が、インバータ回路１１
３の入力にはアンド回路９８の出力が、インバー
タ回路１１４の入力にはアンド回路１０１の出力
が、インバータ回路１１５の入力にはアンド回路
９９の出力がそれぞれ接続されている。アンド回
路１１８の入力にはインバータ回路１１１の出力
及びアンド回路１００の出力が、アンド回路１１
６の入力にはインバータ回路１１１，１１２の出
力及びアンド回路９８の出力が、アンド回路１１
９の入力にはインバータ回路１１１，１１２，１
１３の出力及びアンド回路１０１の出力が、アン
ド回路１１７の入力にはインバータ回路１１１，
１１２，１１３，１１４の出力及びアンド回路９
９の出力が、アンド回路１２０の入力にはインバ
ータ回路１１１，１１２，１１３，１１４の出力
及びアンド回路１０２の出力がそれぞれ接続され
ている。そして、アンド回路１１６，１１７，１
１８，１１９，１２０からそれぞれ優先順位判別
信号６５，６６，６１，６２，６３が出力され
る。各優先順位判別信号６１〜６６は、割込み受
付け部に接続されており、優先順位判別信号６４
はアンド回路９７の出力がハイレベルとなると無
条件でハイレベルとなり、優先順位判別信号６１
はアンド回路９７の出力がロウレベルでかつ、ア
ンド回路１００の出力がハイレベルとなるとハイ
レベルとなる。又、優先順位判別信号６５はアン
ド回路９７及び１００の出力がロウレベルで、か
つアンド回路９８の出力がハイレベルとなるとハ
イレベルとなり、優先順位判別信号６２はアンド
回路９７，１００及び９８の出力がロウレベル
で、かつアンド回路１０１がハイレベルとなると
ハイレベルとなる。更に優先順位判別信号６６は
アンド回路９７，１００，９８、及び１０１がハ
イレベルとなるとハイレベルとなる。更に優先順
位判別信号６６はアンド回路９７，１００，９
８、及び１０１がロウレベルで、かつアンド回路
９９がハイレベルとなるとハイレベルとなり、優
先順位判別信号６３はアンド回路９７，１００，
９８，１０１及び９９の出力がロウレベルで、か
つアンド回路１０２の出力がハイレベルとなると
ハイレベルとなる。

すなわち、優先順位判別部６では、アンド回路
９７，９８，９９，１００，１０１，１０２の出
力である許可割込み要求信号５４，５５，５６，
５１，５２，５３をハイレベルとする割込み要求
について、ハードウエア割込み要求ａを最高優先
順位とし、以下ソフトウエア割込み命令ａによる
割込み要求、ハードウエア割込み要求ｂ、ソフト
ウエア割込み命令ｂによる割込み要求、ハードウ
エア割込み要求ｃ、ソフトウエア割込み命令ｃに
よる割込み要求の順で優先順位を設定し、ハイレ
ベルとなつている許可割込み要求信号のうち最も
高い優先順位を持つ許可割込み要求信号に対応す
る優先順位判別信号のみをハイレベルにする。

次に、例としてハードウエア割込み要求Ｆ／Ｆ
８１はCRTターミナルからのキー入力割込みに
より、ハードウエア割込み要求Ｆ／Ｆ８２はタイ
マー割込みにより、ハードウエア割込み要求Ｆ／
Ｆ８３はシリアルデータ受信割込みにより、それ
ぞれセツトされるＦ／Ｆとし、又、ソフトウエア
割込み要求Ｆ／Ｆ８４はソフトウエア割込み命令
ａ、ソフトウエア割込み要求Ｆ／Ｆ８５はソフト
ウエア割込み命令ｂ、ソフトウエア割込み要求
Ｆ／Ｆ８６はソフトウエア割込み命令ｃの実行に
より、それぞれセツトされるＦ／Ｆとして、本実
施例の動作を説明する。

優先順位は前記優先順位判別部６で、CRTタ
ーミナルからのキー入力割込みを最高優先順位と
判別し、以下ソフトウエア割込み命令ａによる割
込み、タイマー割込み、ソフトウエア割込み命令
ｂによる割込み、シリアル割込み、ソフトウエア
割込み命令ｃによる割込みの順で判別する。ここ
でCRTターミナルからのキー入力割込み発生す
ると、ハードウエア割込み要求信号３１がハイレ
ベルとなり、ハードウエア割込み要求Ｆ／Ｆ８１
がセツトされる。そのとき、ハードウエア割込み
要求許可Ｆ／Ｆ９３又は、割込み許可Ｆ／Ｆ１０
３がリセツトされていると、アンド回路９７の出
力はロウレベルとなり、割込み要求は伝播しない
が、割込み要求許可Ｆ／Ｆ９３及び、割込み許可
Ｆ／Ｆ１０３がセツトされていると、アンド回路
９７の出力はハイレベルとなつて、優先順位判別
部６へ割込み要求が許可割込み要求信号５４とし
て伝わる。

他のタイマー割込み、シリアルデータ受信割込
み、ソフトウエア割込み命令ａ、ｂ及びｃにより
割込み要求も同様で、各々対応するハードウエア
又はソフトウエア割込み要求許可Ｆ／Ｆ９１，９
２，９３，９４，９５，９６及び割込み許可Ｆ／
Ｆ１０３がセツトされているときにのみ、優先順
位判別部６へ割込み要求が伝わる。

ここで、ハードウエア割込み要求許可Ｆ／Ｆ９
１，９２，９３、ソフトウエア割込み要求許可
Ｆ／Ｆ９４，９５，９６及び割込み許可Ｆ／Ｆ１
０３がセツトされているとすると、CRTターミ
ナルからのキー入力割込みが発生すると、アンド
回路９７の出力すなわち許可割込み要求信号５４
はハイレベルとなる。従つて、優先順位判別部６
のインバータ回路１１１の出力がロウレベルとな
り、アンド回路１１６，１１７，１１８，１１
９，１２０の出力、すなわち優先順位判別信号６
５，６６，６１，６２，６３がロウレベルとな
る。すなわちキー入力割込みが発生すると、優先
順位判別信号うち、優先順位判別信号６４だけが
ハイレベルとなる。優先順位判別信号６１〜６６
の接続されている割込み受付け部７では、優先順
位判別のうちハイレベルとなつている信号に対応
した割込み要求に対する処理をCPUに要求する
ために、キー入力割込みがCPUに認められて、
キー入力割込み処理が起動される。

この場合、たとえ他のタイマー割込み、シリア
ルデータ受信割込み、ソフトウエア割込み命令
ａ、ｂ及びｃの実行による割込みが発生していた
としても、キー入力割込みは最も優先順位の高い
割込み要求として受付けられる。又、キー入力割
込み処理は最も優先順位が高いために、キー入力
割込み処理中はすべての割込みは受付けられな
い。

従つてキー入力割込みによつて起動される処理
に長時間を要するプログラムの場合は、タイマー
割込みやシリアルデータ受信割込みを無視しない
ために以下の操作により割込み処理プログラムの
優先順位を下げることを行う。まず、キー入力割
込みによつて起動されるプログラムをキー入力デ
ータの読取り等の高優先順位の処理プログラム
と、その他の入力データの解釈等の優先順位の高
くない処理プログラムに分割し、前者を、本来の
ハードウエア割込みであるキー入力割込み処理ル
ーチンのアドレスに配置し、後者を、トフトウエ
ア割込み命令ｃの実行により起動される割込み処
理ルーチンのアドレスに配置し、独立した割込み
処理として位置付ける。更に高優先順位の処理プ
ログラムの最終にソフトウエア割込み命令ｃを配
置し、ソフトウエア割込み要求Ｆ／Ｆ８６をセツ
トしてから、メインルーチンへのリターン命令を
行うようにプログラムを作成する。

次に、このようにプログラムされた場合の割込
み処理を動作を説明する。キー入力割込みが発生
すると、キー入力割込み処理ルーチンへ分岐し、
高優先順位の処理を終了するとソフトウエア割込
み命令ｃを実行し、ソフトウエア割込み要求Ｆ／
Ｆ８６をセツトしメインルーチンへ一旦リターン
する。メインルーチンへリターンすると、ハード
ウエア割込み要求Ｆ／Ｆ８１がリセツトされるた
めに、低い優先順位の割込み要求が受付けられる
ようになる。すなわち、タイマー割込み要求や、
シリアルデータ受信割込みが発生して、対応する
ハードウエア割込み要求Ｆ／Ｆがセツトされてい
れば対応する割込み処理が行われる。このとき、
ソフトウエア割込み要求Ｆ／Ｆ８６はセツトされ
ているが、優先順位がタイマー割込みや、シリア
ルデータ受信割込みより低いために割込みは受付
けられない。タイマー割込み処理及びシリアルデ
ータ受信割込み処理を終了し、再びメインルーチ
ンへリターンすると、対応するハードウエア割込
み要求Ｆ／Ｆはリセツトされるため、ソフトウエ
ア割込み命令ｃの実行による割込み要求が受付け
られ、キー入力処理の残りの優先度の高くないプ
ログラムを実行し、キー入力割込みにより起動さ
れる処理をすべて終了する。

すなわち、キー入力割込みにより起動される処
理の優先順位を高優先順位の処理終了後に格下げ
して、待たされていたタイマー割込みやシリアル
データ受信割込み処理を行なつた後に、続く残り
の優先順位の高くない処理を行うという操作を行
なつたことになる。

又、ここで、キー入力割込み処理ルーチンでの
高優先順位の処理終了後にタイマー割込みのみを
受付けたい場合には、ソフトウエア割込み命令ｂ
を実行してからリターンすれば、ソフトウエア割
込み命令ｂによる割込み要求はシリアルデータ受
信割込みより優先順位が高いので、シリアルデー
タ受信割込みはソフトウエア割込み命令ｂにより
起動された処理を終了するまで受付けられず、所
望の割込み処理動作を行なわせることができる。

更に、優先順位の高いソフトウエア割込み命令
を実行すれば、割込み処理の優先順位を上げるこ
とも可能である。

〔発明の効果〕

以上、詳細に説明したとおり、本発明の割込み
制御装置は、上記の構成となつているので、プロ
グラムされた所定の割込み要求を発生しその優先
順位を判別し制御を行うことができ、割込み処理
の優先順位の可変処理を容易に行なうことができ
るという効果を有している。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図はその一部詳細回路図である。 １……ソフトウエア割込み要求発生部、２……
ソフトウエア割込み要求記憶部、３……ハードウ
エア割込み要求発生部、４……ハードウエア割込
み要求記憶部、５……割込み要求制御部、６……
優先順位判別部、１１〜１３……ソフトウエア割
込要求信号、２１〜２３……ソフトウエア割込要
求記憶信号、３１〜３３……ハードウエア割込要
求信号、４１〜４３……ハードウエア割込要求記
憶信号、５１〜５６……許可割込要求信号、６１
〜６６……優先順位判別信号、７１……処理中断
要求信号、８１〜８３……ハードウエア割込み要
求フリツプフロツプ、８４〜８６……ソフトウエ
ア割込み要求フリツプフロツプ、９１〜９３……
ハードウエア割込み要求許可フリツプフロツプ、
９４〜９６……ソフトウエア割込み要求許可フリ
ツプフロツプ、１０３……割込み許可フリツプフ
ロツプ、９７〜１０２……アンド回路、１１１〜
１１５……インバータ回路、１１６〜１２０……
アンド回路。

【特許請求の範囲】

１ ガーベジコレクタを備えるとともにメモリ空
間がデータタイプ毎に分割されている情報処理シ
ステムにおいて、データタイプのメモリ内の開始
番地と終了番地データに従つてメモリをスキヤン
するメモリスキヤン手段と、該メモリスキヤン手
段によつて判別された各データタイプのアクテイ
ブセル量を計数とする手段と、該メモリスキヤン
手段によつて判別されたガーベジセル量を計数す
る手段と、該夫々の計数結果と各々の過去のセル
量の使用実績値から各々の将来の必要セル量を予
測する手段と、各データタイプ毎に予測された該
セル量と全体のメモリサイズから各データタイプ
のメモリサイズを決定する手段と、各メモリサイ
ズに応じてデータを移動させる手段を設けたこと
を特徴とするメモリ容量制御方式。