JPH04218973A - 金属製ソース接続を有するｅｐｒｏｍデバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、金属ソース接続を有す
るＥＰＲＯＭタイプ集積デバイス、及び金属ソース接続
を使用して従来の写真食刻限定技術を適用することによ
り得られる最小ディメンジョンと比較して顕著に減少し
たディメンジョンのＥＰＲＯＭセルの製造方法に関する
。

【０００２】

【従来技術】ＥＰＲＯＭデバイス又はメモリは周知であ
り現在のデジタル技術で広く使用されている。これらの
集積半導体デバイスは、それぞれが本質的に浮遊ゲート
（又はダブルゲート）ＭＯＳトランジスタを含んで成る
個々にアドレスされロー（行）及びカラム（桁）として
組織された１又は２以上のＥＰＲＯＭメモリユニットセ
ルのアレイを有していることが特徴である。ＥＰＲＯＭ
セルのこれらのアレイの従来の構造も知られ、ゲートラ
インに垂直な同じカラムのトランジスタ（セル）に属す
るドレン接点の相互接続の存在が特徴である。セルのカ
ラム配列の方向に互いに隣接する２個のセル（浮遊ゲー
トＭＯＳトランジスタ）のソースは電気的に共通接続さ
れ、従来のアレイ構造では同じローに属するセルは電気
的に共通接続されたソースを有している。これらのデバ
イスでは、同じロー中に配置されたトランジスタ対のド
レンとゲートを分離する電界分離構造は、これらが埋め
込まれていようと（例えばＢＯＸタイプ）電界酸化物の
厚い層を熱的に成長させることにより形成されていよう
と、本質的に長方形の幾何配置を有している（図１０参
照）。通常トランジスタゲートライン又は構造を絶縁す
るために半導体ウエファ表面に均一に付着される絶縁層
を意図的にマスキングしかつエッチングすることにより
ドレン接点が形成される。より狭いパートの写真食刻限
定の可能性に関しても、これらのデバイスの従来構造の
上述の形態的特徴は次の問題点を提示する。

【０００３】絶縁マスク（あるいは活性エリアマスク）
マスクに対して完全に垂直であるとしても幾何的配置は
ウエファ上のそれらの再生は面取りがされるようになる
。これは本質的にイメージ転送システムの光学的性質（
回折）の限界に依存し、マスクにより投影される像のウ
エファ上の気中イメージは既にコーナーで丸くされ、丸
みは引き続く処理で更に増加する。高分解能光学機器（
例えばＮＡ＞０．４５）及び高コントラストマスキング
プロセスでは前記現象は限定されるが依然として存在す
る。現在のところ得ることのできる最良の典型的値は１
マイクロメートルの約４分の１の曲率半径を有する面取
りである。電界酸化物を熱的に成長させる場合にはこの
値は増加する。長方形の幾何的配置のコーナーが丸くな
ることは上部のゲートラインの整列の臨界的状態と、デ
バイスのチャンネル幅のディメンジョン的な変化を導き
出す。

【０００４】接点マスク写真食刻の問題は、既に形成さ
れた層と、実際のドレン接点エリアの結果的な減少を伴
う幾何的配置のコーナーが丸くなること（ここで再度述
べておく）に関連する整列の既知の問題である。

【０００５】

【発明の目的と概要】従って、高分解能光学系及び高コ
ントラストマスキングプロセスを使用するが、よりディ
メンジョンの小さいセルを有しかつ標準的な写真食刻技
術を使用して製造できるＥＰＲＯＭデバイスが必要性で
ある。この目的は、本発明の特別な製造プロセスにより
形成できる本発明による金属製ソース接続を有するＥＰ
ＲＯＭ集積デバイスにより実質的に達成することができ
る。本質的に本発明によるプロセスは、代わりに電界分
離ストリップの形態の実質的に連続分離エリアを限定し
かつ使用することにより、かつドレン接点それ自身のよ
うに隣接するゲートラインの側面に関して実質的に自己
整列的に都合良く形成された同じローのトランジスタ又
はセル用に金属製ソース相互接続ラインを使用すること
により、長方形の幾何的配置の限定と関連する問題を解
決する。

【０００６】本発明によるプロセスは、幾何的配置を写
真食刻的に限定する臨界状態に他の素子を導入すること
なく、むしろ臨界状態の素子の存在を実質的に除去しあ
るいは減少させて、各ユニットセルにより占有されるエ
リアの顕著な減少を可能にする。

【０００７】 本発明による集積デバイス及び製造方法の種々の特徴及
び利点は添付図面を参照して行う本発明の態様の説明に
より明らかになるであろう。図１から９は、デバイスの
初期構造の特性の例示に加えて、製造プロセスの特徴あ
る段階を示す本発明によるデバイスの同数の平面図又は
概略断面図である。図１０は、従来技術によるＥＰＲＯ
Ｍ集積デバイスの概略平面図である。図１１は、図１０
に示された既知デバイスと等価であるが本発明に従って
形成されたＥＰＲＯＭ集積デバイスの概略平面図である
。

【０００８】

【好ましい態様の説明】本発明による製造プロセスが図
１から９に例示されている。半導体基板１上には、互い
に平行な連続する分離ストリップの形態の電界分離構造
２が第１に限定されかつ形成され、これはＥＰＲＯＭセ
ルのアレイの全カラム（桁）長さに沿って広がっている
。該分離構造２は、ＬＯＣＯＳ（フィリップス社）又は
Ｐｌａｎｏｘ（エッセヂエッセ−トムソン社）あるいは
それらの類似技術のような周知の窒化シリコンマスキン
グ技術に従って前記半導体基板１のマスクされていない
表面上に成長した熱酸化物層を含んで成り、あるいは分
離インプランテーションを行った後に酸化シリコンのよ
うな絶縁物質を付着させることにより充填され（ＢＯＸ
分離）都合良くウエファ表面の完全な平面性が再達成さ
れる半導体基板表面中に溝を刻設することにより分離構
造を埋め込むようにしてもよい。

【０００９】分離構造２の写真食刻による限定では、こ
れらのデバイスの既知の製造プロセスの場合がそうであ
るようなイメージ転送段の長方形の幾何配置のコーナー
が丸くなるという問題点は実質的に存在しない。これは
１配列の回折の問題のみを処理すればよいため、平行な
ストリップの写真食刻的な限定は光学的に比較的容易だ
からである。

【００１０】既知の技術のいずれかを使用してかつ当業
者に周知な技術を依然として使用することにより前記分
離構造２を形成した後、全体が参照番号３で示されたゲ
ート構造を形成する。図２及び３から判るように、ＥＰ
ＲＯＭセルのアレイ用のゲート構造は、半導体ウエファ
の前面に前もって形成された分離ストリップ２を直角に
横切る分離された平行なラインである。それぞれ図３ａ
及び図３ｂである２個のＡ−Ａ及びＢ−Ｂ断面に示され
ているように、各ゲート構造は、分離ストリップ２間の
活性エリア上に前もって形成されたゲート酸化物層５に
より半導体１から電気的に絶縁された通常多結晶シリコ
ン（ポリ１）である第１の導電層４を含んで成り、かつ
絶縁層又はマルチ層６により電気的に完全に絶縁された
デバイスのユニットセルの浮遊ゲートを構成し、前記絶
縁層の上にはコントロールゲートを構成する多結晶シリ
コン（ポリ２）の第２の導電層７が付着され限定される
（アレイの同じロー（行）の並んだ全てのセルについて
共通）。ゲートライン７の側壁は、後述するように引き
続くドレン及びソース接合のインプランテーション段用
及び同じエリア上の自己整列接点形成用の同数のスペー
サを形成するための絶縁酸化物のテーパ層８で被覆され
ている。

【００１１】上述のゲート構造の形成にそれに続く電界
分離ストリップ構造２の形成の後の製造プロセスは簡単
にいうと次のステップを含んでいる。 ａ）　　半導体基板の活性エリア上にゲート酸化物層５
を形成するための熱的ゲート酸化。 ｂ）　　多結晶シリコン（ポリ１）層の化学蒸着及び引
き続くそのドーピング。 ｃ）　　ポリ１マスクを形成し、多結晶シリコンをエッ
チングすることによる浮遊ゲート４の（通常第１の方向
に沿って）限定。 ｄ）　　ポリシリコン表面を酸化することによる又はポ
リ１により形成される浮遊ゲート４の絶縁層又はマルチ
層６を付着させることによる分離。 ｅ）　　第２のポリシリコン層（ポリ２）の化学蒸着、
そして必要ならばコントロールゲートライン７を形成す
るための珪化物層の化学蒸着。 ｆ）　　コントロールゲート７の平行なラインを限定す
るためのポリ２層のマスキング及びエッチング。 ｇ）　　第２の（直角）方向に沿って浮遊ゲートを限定
するためのポリ１層のマスキング及びエッチング、更に
ソース及びドレンのマスキング及びインプランテーショ
ン、再酸化、ＬＤＤのインプランテーション、ソース及
びドレン接合のマスキング及び富化インプランテーショ
ン、及びゲート構造の側面に沿った絶縁スペーサの形成
。

【００１２】図２、図３Ａ及び図３Ｂに概略的に示され
たようにゲート構造の形成のための上述の操作順序は比
較的照準的なタイプの順序を示し、これは本質的でない
手法に従って修正されてもよく、個々の操作のより以上
の詳細説明は不要と思われる。標準的なプロセス順序と
比較した場合の後で起こる変化を考慮すると、ドレン及
びソースのインプランテーションの条件を再調整するこ
とは更に賢明なことであり、これらの製造段で標準的な
プロセスフロートチャートに従っていわゆる開いた接点
の「リフロー」と同時に行われる熱的焼きなまし処理を
実行することも好都合である。

【００１３】この第１の一連のステップの終了時に得ら
れる構造を図２、図３Ａ及び図３Ｂに概略的に示す。こ
の時点における本発明によるプロセスは次のステップを
含んで成っている。 １．金属製物質（金属）のマトリクス層又は重なった数
層を整合するように付着する。付着終了後の図２のＡ−
Ａ線に沿った断面図が図４に示されている。 ２．ＳＯＧ（スパン−オン−グラス）のような平面化物
質層を付着する。 ３．前もって整合するように付着された下に位置するマ
トリクス金属層９のピークが露出するまで平面化物質層
の平面化のためのマスクを使用しないブランケットエッ
チングを行う。 これらの最後の２回の操作が終了した後の製造されてい
るウエファの前面の外観が図５及び図６に概略的に例示
され、図５及び図６はそれぞれ平面図及び図５（又は図
２）のＡ−Ａ面に沿った断面図を示している。図から判
るように、平面化物質の残部は、ストリップ１０の形態
で下に位置する整合付着層９の空隙中に残る。

【００１４】４．「ドレン分離マスク」の形成。これは
、本発明のプロセスで特別に使用される付加的なマスク
である（標準的な製造プロセスには存在しない）。この
マスクの開口部が図７の平面図に示され、符号ＭＯで表
されている。このマスクは臨界的なものではなく、図７
の平面図に示されるように分離ストリップ２と交差する
ポイントの行のセルのドレンエリア上の残りの平面化物
質１０のストリップをエッチングすることにより単に「
遮る」ためだけの機能を行う。このステップでは、行の
種々のセルのソース接合又はエリア上を延びる平面化物
質１０の残りのストリップは一体のままであり、一方同
じ行のセルのドレン接合又はエリア上を延びる残りの平
面化物質１０のストリップは残りの平面化物質のストリ
ップに対して直角方向に位置する平行な電界分離ストリ
ップ２により範囲が定められる活性エリア内のドレンエ
リア上のみに直接残部１０を残すために遮られている。

【００１５】５．各行のセルのソースエリア上を延びる
連続ストリップの形態で個々のドレンエリア上の断面の
形態の平面化物質１０の残りを使用して、ゲート構造の
隣接面に存在するスペーサ８の側面に沿ったエッチング
前端が十分に低下してマトリクス層９の柱状金属残部が
ドレンエリア中に各行のトランジスタのソースエリア上
を延びる連続する金属ラインの形態で残るまで、整合す
るよう付着された金属層９を実質的に等方的にエッチン
グする。この結果は図８の概略断面図に示されている。 図から判るように整合するよう付着されたマトリクス層
の柱状又は類似断面の残部９は同数の自己整列した別個
のドレン接点と連続する縫い目状の共通ソース金属接点
ライン及び相互接続を創り出す。

【００１６】６．接点金属残部９上に残る残りのマスキ
ング平面化物質１０を除去する。 ７．図８に示すように、絶縁物質層１１を化学蒸着する
。ウエファの表面は標準プロセスと比較して顕著に平滑
になっており、従って引き続く限定ステップを容易に行
うことを可能にする。必要ならば、表面を更に平面化し
てもよい。 ８．前記柱状ドレン接点金属残部９のピークを被覆しな
いために使用される「トップ・ピラー」とも呼ばれる第
２の付加的マスクを形成する（標準的な製造プロセスで
は使用されない）。 ９．ドレン相互接続マトリクス金属層１２を付着して前
記柱状ドレン接点を電気的に接続する。 １０．ドレン相互接続ライン１２を限定するマスクを形
成する。最後の３段の操作は図９の断面に示す結果を生
じさせる。

【００１７】対照として図１０は従来技術により形成さ
れた集積ＥＰＲＯＭデバイスの概略平面図を示し、この
デバイスはＥＰＲＯＭセルのアレイの行の隣接するセル
対間に電界分離構造２が存在することが特徴であり、こ
のような分離構造は特徴的な長方形の幾何配置を有しソ
ース相互接続エリアで切れている。平面図の集積デバイ
スのそれぞれのエリア上に直接符号Ｓ（ソース）、Ｇ（
ゲート）及びＤ（ドレン）が書き込まれている。セル間
のピッチＰｘ及びそれぞれのゲート長（ｇ）、ドレン上
のゲート−ゲート距離及びソース（ｓ）上のゲート−ゲ
ート距離も示されている。

【００１８】本発明に従って形成され、かつ図１０に示
された既知技術のデバイスのものに比較できる特性つま
り同じピッチＰｘ及び同じゲート長ｇを有するＥＰＲＯ
Ｍ集積デバイスが図１１の平面図に概略的に例示されて
いる。この場合でも図１１の平面図に書き込まれたそれ
ぞれの符号は対応するゲート（Ｇ）、ドレン（Ｄ）及び
ソース（Ｓ）を特定し、比較のため相対的なディメンジ
ョンが図１０に示したものに類似する手法で示されてい
る。

【００１９】図１０に示された従来技術による同等のデ
ィメンジョンと比較して図１１に示された本発明による
デバイスの優れたコンパクト性は両図面を見ることによ
り直ちに認識されるであろう。同じピッチＰｘ及びゲー
ト長であると、本発明によるデバイスの場合には従来技
術により製造されるデバイスのセルエリアと比較してセ
ルエリアが大きく減少する。

【００２０】本発明により形成される個々のＥＰＲＯＭ
セルにより占有されるエリアの減少の数量化は上記の表
１に纏められ、この表は、４Ｍビット及び１６Ｍビット
の２種の異なった集積スケールで製造された集積デバイ
スの場合の従来技術及び本発明によるデバイス用のそれ
ぞれのディメンジョンをマイクロメートルで示している
。

【００２１】正確に長方形の幾何配置を限定する必要性
を除去しかつ自己整列的に金属製ソース相互接続を形成
することにより、ドレン上のゲート−ゲート距離及びソ
ース上のゲート−ゲート距離を大きく減少させこれによ
り同じピッチと同じ長さのセルに関するセルエリアを減
少させることができる。

【図面の簡単な説明】

【図１】デバイスの製造プロセスの段階を第１段を示す
概略平面図である。

【図２】デバイスの製造プロセスの段階を第２段を示す
概略平面図である。

【図３ａ】図２のＡ−Ａ線断面図である。

【図３ｂ】図２のＢ−Ｂ線断面図である。

【図４】デバイスの製造プロセスの段階を第３段を示す
概略断面図である。

【図５】デバイスの製造プロセスの段階を第４段を示す
概略平面図である。

【図６】図５のＡ−Ａ線断面図である。

【図７】デバイスの製造プロセスの段階を第５段を示す
概略平面図である。

【図８】図７のＡ−Ａ線断面図である。

【図９】デバイスの製造プロセスの段階を第６段を示す
概略断面図である。

【図１０】従来技術によるＥＰＲＯＭ集積デバイスの概
略平面図である。

【図１１】図１０に示された既知デバイスと等価である
が本発明の一例に従って形成されたＥＰＲＯＭ集積デバ
イスの概略平面図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体基板のソースエリア又はソース
   接合領域及びドレンエリア又はドレン接合領域間の、浮
   遊ゲートとそれから絶縁され該浮遊ゲートより上に重ね
   られ、ロー及びカラム対に配置されたコントロールゲー
   ト及び電界分離構造を含んで成り、前記ローの個々のセ
   ルのコントロールゲートがそれぞれのゲートラインによ
   り電気的に接続され、セルの各ドレンエリアが個々にド
   レン接点を通して接触し、セルのドレン接点がそれぞれ
   のドレンラインにより電気的に接続されている同じカラ
   ムに属し、同じカラムの隣接するセル間にありアレイの
   ２個の別個の隣接するローのセル対に属するソースエリ
   アが電気的に共通接続され、前記電界分離構造がセル対
   のドレンエリア及びゲート構造を同じローに配置された
   隣接するセル対のそれらから分離するような、ゲート構
   造を有するＥＰＲＯＭタイプメモリユニットセルのアレ
   イを含んで成る集積ＥＰＲＯＭデバイスにおいて、前記
   アレイの各ロー上の隣接するユニットセル間の前記分離
   構造が、前記アレイの全カラム長に沿って遮断されずに
   広がる分離ストリップの形態で連続し、前記ユニットセ
   ルの各ソースエリアが、前記ゲートラインのうちの２個
   の間の平行に延びかつ前記ゲートラインとして前記連続
   ストリップ分離構造と交差しかつ交差点で分離構造と重
   なっているそれぞれのソース金属ラインにより同じロー
   に属するセルの他の全てのソースエリアと接触しかつ電
   気的に共通接続されていることを特徴とするＥＰＲＯＭ
   デバイス。
2. 【請求項２】　　それぞれが半導体基板のソースエリア
   又はソース接合領域及びドレンエリア又はドレン接合領
   域間にゲート構造を有しロー及びカラム状に配置された
   メモリユニットセルのアレイ及び電界分離構造を含んで
   成り、同じローのセルのコントロールゲートががそれぞ
   れのゲートラインにより電気的に接続され、セルの各ド
   レンエリアが個々にドレン接点を通して接触し、セルの
   ドレン接点がそれぞれのドレンラインにより電気的に接
   続されている同じカラムに属し、同じカラムの隣接する
   セル間にありアレイの２個の別個の隣接するローのセル
   対に属するソースエリアが電気的に共通接続され、前記
   電界分離構造が１個のセルのドレンエリア及びゲート構
   造を同じローに配置された隣接するセルのそれらから分
   離するような集積ＥＰＲＯＭデバイスの製造方法におい
   て、前記セルのアレイの全カラム長に沿って遮断されず
   に広がる平行かつ離間した連続分離ストリップの形態で
   、アレイの同じローのセル間に電界分離構造を形成し、
   分離ストリップに対して直角に延びかつそれらの側壁に
   沿った絶縁スペーサを有する離間かつ平行のゲートライ
   ンの形態のゲート構造を形成し、マトリクス金属層又は
   マルチ層を整合させて付着し、平面化物質層を付着し、
   整合するよう前もって付着した前記金属層のピークが露
   出して前記平面化物質の残りのストリップが前記金属層
   の空隙内に残されるまで前記平面化物質層をマスクなし
   にブランケットエッチングを行い、前記アレイの同じロ
   ーに属するセルのドレンエリア上を延びる残りの平面化
   物質のストリップが下方の分離ストリップに交差して重
   なる際にエリア中に開口を有するフォトレジストドレン
   分離マスクを形成し、マスクの前記開口を通して前記ス
   トリップの残りの平面化物質をエッチングにより除去し
   更に前記マスクを除去し、前記平面化物質の残りをマス
   クとして使用して前記金属層を実質的に等方性条件下で
   エッチングして、個々のユニットセルのドレンエリア上
   の隣接するゲート構造に対して自己整列的な前記金属層
   の柱状接点金属残部、及び前記アレイの同じローに属す
   る全セルのソースエリア上を延びる隣接するゲート構造
   に対して自己整列的で連続する縫い目の形態の柱状断面
   を有する金属残部を残し、先行するステップ間でマスク
   として使用した平面化物質の前記残部を除去し、絶縁物
   質の絶縁層を付着し、前記マスクを通して前記絶縁物質
   の絶縁層をエッチングすることにより、セルの個々のド
   レンエリア上に形成された前記柱状接点金属残部のピー
   クを露出させるフォトレジストマスクを形成し、前記ド
   レン柱状接点金属残部を相互接続する金属層を付着させ
   、前記アレイの各カラムに属するセル用の相互接続ドレ
   ンラインを限定するマスクを形成する、上記各ステップ
   含んで成ることを特徴とする方法。