JPH04222026A - プログラム制御装置 - Google Patents
プログラム制御装置Info
- Publication number
- JPH04222026A JPH04222026A JP2413451A JP41345190A JPH04222026A JP H04222026 A JPH04222026 A JP H04222026A JP 2413451 A JP2413451 A JP 2413451A JP 41345190 A JP41345190 A JP 41345190A JP H04222026 A JPH04222026 A JP H04222026A
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- JP
- Japan
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- program
- data
- program data
- control
- cpu
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- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 6
- 238000011084 recovery Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Information Transfer Between Computers (AREA)
- Computer And Data Communications (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リアルタイムに変更さ
れるプログラム命令で処理されるプログラム制御装置に
関する。
れるプログラム命令で処理されるプログラム制御装置に
関する。
【０００２】
【従来の技術】従来のプログラム制御装置は、図４に示
すように、大容量メモリを備え、あらかじめプログラム
データがそのプログラムストアードメモリ１７内に記憶
され、ＣＰＵ１はそのメモリ内のデータを命令コードと
してフェッチして処理を実行している。メモリの種類に
はＲＯＭあるいはＲＡＭがあり、メモリがＲＯＭの場合
にはあらかじめプログラムデータを不揮発メモリに書き
込み、装置組み立て段階で実装するので、プログラムを
固定的に使用するシステムに用いられる。また、メモリ
がＲＡＭの場合には、電源オン時にプログラムデータを
ファイルユニットまたは上位装置から通信回線を通じて
一括してメモリに書き込み処理する。電源オン動作中は
プログラムを固定的に使用する。制御プログラムは、こ
のように、プログラムデータファイルを変えることによ
りプログラムを変更させることが可能である。すなわち
、従来例ではプログラムを格納している記憶部を有し、
その記憶されているデータコードにより制御している。
すように、大容量メモリを備え、あらかじめプログラム
データがそのプログラムストアードメモリ１７内に記憶
され、ＣＰＵ１はそのメモリ内のデータを命令コードと
してフェッチして処理を実行している。メモリの種類に
はＲＯＭあるいはＲＡＭがあり、メモリがＲＯＭの場合
にはあらかじめプログラムデータを不揮発メモリに書き
込み、装置組み立て段階で実装するので、プログラムを
固定的に使用するシステムに用いられる。また、メモリ
がＲＡＭの場合には、電源オン時にプログラムデータを
ファイルユニットまたは上位装置から通信回線を通じて
一括してメモリに書き込み処理する。電源オン動作中は
プログラムを固定的に使用する。制御プログラムは、こ
のように、プログラムデータファイルを変えることによ
りプログラムを変更させることが可能である。すなわち
、従来例ではプログラムを格納している記憶部を有し、
その記憶されているデータコードにより制御している。
【０００３】
【発明が解決しようとする課題】このように従来のプロ
グラム制御回路ではあらかじめプログラムを記憶部に格
納しておくので、プロセス制御等運用動作中にリアルタ
イムにプログラムを変更することが困難であった。
グラム制御回路ではあらかじめプログラムを記憶部に格
納しておくので、プロセス制御等運用動作中にリアルタ
イムにプログラムを変更することが困難であった。
【０００４】本発明は、このような欠点を除去するもの
で、リアルタイムでプログラム内容の変更が容易にでき
るプログラム制御装置を提供することを目的とする。
で、リアルタイムでプログラム内容の変更が容易にでき
るプログラム制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、プログラムに
従って制御指令を生成するプログラム制御手段を備えた
プログラム制御装置において、他装置から到来するプロ
グラムデータを受信し、このプログラムデータを構成す
る命令コードを上記プログラム制御手段に逐次与えるプ
ログラムデータ受信部を備えたことを特徴とする。
従って制御指令を生成するプログラム制御手段を備えた
プログラム制御装置において、他装置から到来するプロ
グラムデータを受信し、このプログラムデータを構成す
る命令コードを上記プログラム制御手段に逐次与えるプ
ログラムデータ受信部を備えたことを特徴とする。
【０００６】また、上記プログラムデータ受信部は、到
来するプログラムデータの誤りを検出し、誤りが検出さ
れるとプログラムデータの送信元に再送を要求する通信
制御部を含むことが望ましい。
来するプログラムデータの誤りを検出し、誤りが検出さ
れるとプログラムデータの送信元に再送を要求する通信
制御部を含むことが望ましい。
【０００７】さらに、上記通信制御部が誤りが検出した
プログラムデータに代わりＮＯＰコードを上記プログラ
ム制御手段に与えるＣＰＵインタフェース部を備えるこ
とが望ましい。
プログラムデータに代わりＮＯＰコードを上記プログラ
ム制御手段に与えるＣＰＵインタフェース部を備えるこ
とが望ましい。
【０００８】
【作用】正常に受信したプログラムデータをバッファに
格納し、プログラム制御手段からのフェッチを待つ。プ
ログラムデータの異常が検出されると、ＮＯＰコードが
プログラム制御手段に与えられる。この間にプログラム
データの再送を送信元に要求する。これにより、リアル
タイムでプログラム内容の変更が容易に行える。
格納し、プログラム制御手段からのフェッチを待つ。プ
ログラムデータの異常が検出されると、ＮＯＰコードが
プログラム制御手段に与えられる。この間にプログラム
データの再送を送信元に要求する。これにより、リアル
タイムでプログラム内容の変更が容易に行える。
【０００９】
【実施例】以下、本発明の一実施例につき図面を参照し
て説明する。図１はこの実施例の構成を示すブロック図
である。この実施例は、図１に示すように、プログラム
に従って制御指令を生成するプログラム制御手段である
ＣＰＵ１を備え、さらに、本発明の特徴とする手段とし
て、他装置から到来するプログラムデータを受信し、こ
のプログラムデータを構成する命令コードを上記プログ
ラム制御手段に逐次与えるプログラムデータ受信部３を
備え、このプログラムデータ受信部３は、到来するプロ
グラムデータの誤りを検出し、誤りが検出されるとプロ
グラムデータの送信元に再送を要求する通信制御部１０
を含み、さらに、通信制御部１０が誤りが検出したプロ
グラムデータに代わりＮＯＰコードを上記プログラム制
御手段に与えるＣＰＵインタフェース部２を備える。
て説明する。図１はこの実施例の構成を示すブロック図
である。この実施例は、図１に示すように、プログラム
に従って制御指令を生成するプログラム制御手段である
ＣＰＵ１を備え、さらに、本発明の特徴とする手段とし
て、他装置から到来するプログラムデータを受信し、こ
のプログラムデータを構成する命令コードを上記プログ
ラム制御手段に逐次与えるプログラムデータ受信部３を
備え、このプログラムデータ受信部３は、到来するプロ
グラムデータの誤りを検出し、誤りが検出されるとプロ
グラムデータの送信元に再送を要求する通信制御部１０
を含み、さらに、通信制御部１０が誤りが検出したプロ
グラムデータに代わりＮＯＰコードを上記プログラム制
御手段に与えるＣＰＵインタフェース部２を備える。
【００１０】次に、この実施例の動作を説明する。ＣＰ
Ｕ１はＣＰＵインタフェース部２を介してプログラムデ
ータ受信部３に接続され、プログラムの命令コードをフ
ェッチする。プログラムデータ受信部３は通信ライン４
を通して上位装置５（プログラム送出装置）からのプロ
グラムデータを受信し、ＣＰＵインタフェース部２へ送
る。ＣＰＵ１はデータバス６を介してデータメモリ７お
よびＩＯコントローラ８に接続され、それぞれデータの
記憶とＩＯユニット９の制御とを行う。
Ｕ１はＣＰＵインタフェース部２を介してプログラムデ
ータ受信部３に接続され、プログラムの命令コードをフ
ェッチする。プログラムデータ受信部３は通信ライン４
を通して上位装置５（プログラム送出装置）からのプロ
グラムデータを受信し、ＣＰＵインタフェース部２へ送
る。ＣＰＵ１はデータバス６を介してデータメモリ７お
よびＩＯコントローラ８に接続され、それぞれデータの
記憶とＩＯユニット９の制御とを行う。
【００１１】図２はプログラムデータのインタフェース
部のブロック図である。プログラムデータ受信部３は通
信制御部１０および通信レシーバ１１、通信ドライバ１
２から構成される。通信ライン４を介しデータを受信し
て通信制御部１０で誤りがないか否かをチェックする。 正常なデータを受信したならばライト信号１３をアクテ
ィブにし、受信データ１４にデータを出力してＣＰＵイ
ンタフェース部２へ送る。データに誤りがあれば否定応
答を通信ドライバ１２を通して送出してデータの再送を
要求する。本通信に関して信頼性が高ければ通信手順は
どんな種類の通信手順でも良い。ＣＰＵインタフェース
部２では通信制御部１０からの受信データをバッファに
入れ、プログラムコードフェッチ信号１５がアクティブ
になるとラッチ回路に出力する。受信データが無い場合
にはＮＯＰコードを出力する。ＣＰＵ１はプログラムコ
ードフェッチ信号１５を出力することによりプログラム
命令コード１６を受け取り処理を行うことができる。
部のブロック図である。プログラムデータ受信部３は通
信制御部１０および通信レシーバ１１、通信ドライバ１
２から構成される。通信ライン４を介しデータを受信し
て通信制御部１０で誤りがないか否かをチェックする。 正常なデータを受信したならばライト信号１３をアクテ
ィブにし、受信データ１４にデータを出力してＣＰＵイ
ンタフェース部２へ送る。データに誤りがあれば否定応
答を通信ドライバ１２を通して送出してデータの再送を
要求する。本通信に関して信頼性が高ければ通信手順は
どんな種類の通信手順でも良い。ＣＰＵインタフェース
部２では通信制御部１０からの受信データをバッファに
入れ、プログラムコードフェッチ信号１５がアクティブ
になるとラッチ回路に出力する。受信データが無い場合
にはＮＯＰコードを出力する。ＣＰＵ１はプログラムコ
ードフェッチ信号１５を出力することによりプログラム
命令コード１６を受け取り処理を行うことができる。
【００１２】図３は本制御回路の命令コード処理の概略
フローを示す。プログラムデータ受信部３では命令コー
ドＡ、Ｂ、Ｃ、Ｄ─と受信するが、命令コードＤで受信
エラーが発生してリカバリ処理（再送要求処理）を実施
している。リカバリが終了すると命令コードＤ、Ｅ─と
受信する。それに伴いＣＰＵ１はフェッチ処理を行い、
それぞれ命令コードＡ、Ｂ、Ｃ─と受けとって処理を実
行する。命令コードＤのリカバリ処理を実行中はＮＯＰ
コードを受けとる。図３に示すようにＣＰＵ１では受信
されたプログラムデータにそって命令を実行する（命令
コードＡ、Ｂ、Ｃ、Ｄ、Ｅ─）。このようにすることに
よりリアルタイムに処理を変更することが可能である。
フローを示す。プログラムデータ受信部３では命令コー
ドＡ、Ｂ、Ｃ、Ｄ─と受信するが、命令コードＤで受信
エラーが発生してリカバリ処理（再送要求処理）を実施
している。リカバリが終了すると命令コードＤ、Ｅ─と
受信する。それに伴いＣＰＵ１はフェッチ処理を行い、
それぞれ命令コードＡ、Ｂ、Ｃ─と受けとって処理を実
行する。命令コードＤのリカバリ処理を実行中はＮＯＰ
コードを受けとる。図３に示すようにＣＰＵ１では受信
されたプログラムデータにそって命令を実行する（命令
コードＡ、Ｂ、Ｃ、Ｄ、Ｅ─）。このようにすることに
よりリアルタイムに処理を変更することが可能である。
【００１３】以上の説明では例として通信ライン４は有
線を前提としたが、無線通信でも同様の効果が得られる
。
線を前提としたが、無線通信でも同様の効果が得られる
。
【００１４】
【発明の効果】本発明は、以上説明したように、プログ
ラムデータ格納用の記憶部の代わりに通信制御部を有し
、受信データをプログラムデータとして扱い、通信上の
データを任意に変える機能を上位装置に持たせることに
より、プログラム制御をリアルタイムに変えることがで
き、運用動作中にプログラム命令を変えられプロセス制
御等リアルタイムに処理が変わるシステムにおいて効果
がある。また、大容量のプログラム格納用のメモリを削
除できる効果がある。
ラムデータ格納用の記憶部の代わりに通信制御部を有し
、受信データをプログラムデータとして扱い、通信上の
データを任意に変える機能を上位装置に持たせることに
より、プログラム制御をリアルタイムに変えることがで
き、運用動作中にプログラム命令を変えられプロセス制
御等リアルタイムに処理が変わるシステムにおいて効果
がある。また、大容量のプログラム格納用のメモリを削
除できる効果がある。
【００１５】
【図１】 本発明実施例の全体構成を示すブロック図
。
。
【図２】 図１に示すＣＰＵインタフェース部とプロ
グラムデータ受信部の詳細を示したブロック図。
グラムデータ受信部の詳細を示したブロック図。
【図３】 プログラムの命令コード処理の概略を示す
フロー図。
フロー図。
【図４】 従来例の構成を示すブロック図。
１ ＣＰＵ
２ ＣＰＵインタフェース部
３ プログラムデータ受信部
４ 通信ライン
５ 上位装置
６ データバス
７ データメモリ
８ ＩＯコントローラ
９ ＩＯユニット
１０ 通信制御部
１１ 通信レシーバ
１２ 通信ドライバ
１３ ライト信号
１４ 受信データ
１５ プログラムコードフェッチ信号１６ プログ
ラム命令コード １７ プログラムストアードメモリ
ラム命令コード １７ プログラムストアードメモリ
Claims (3)
- 【請求項１】 プログラムに従って制御指令を生成す
るプログラム制御手段を備えたプログラム制御装置にお
いて、他装置から到来するプログラムデータを受信し、
このプログラムデータを構成する命令コードを上記プロ
グラム制御手段に逐次与えるプログラムデータ受信部を
備えたことを特徴とするプログラム制御装置。 - 【請求項２】 上記プログラムデータ受信部は、到来
するプログラムデータの誤りを検出し、誤りが検出され
るとプログラムデータの送信元に再送を要求する通信制
御部を含む請求項１記載のプログラム制御装置。 - 【請求項３】 上記通信制御部が誤りが検出したプロ
グラムデータに代わりＮＯＰコードを上記プログラム制
御手段に与えるＣＰＵインタフェース部を備えた請求項
１記載のプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413451A JPH04222026A (ja) | 1990-12-21 | 1990-12-21 | プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413451A JPH04222026A (ja) | 1990-12-21 | 1990-12-21 | プログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222026A true JPH04222026A (ja) | 1992-08-12 |
Family
ID=18522086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413451A Pending JPH04222026A (ja) | 1990-12-21 | 1990-12-21 | プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009560A (ja) * | 1997-02-14 | 2009-01-15 | Fisher Rosemount Syst Inc | 図形要素を用いてプロセスコントロール環境を構成するためのシステム |
-
1990
- 1990-12-21 JP JP2413451A patent/JPH04222026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009560A (ja) * | 1997-02-14 | 2009-01-15 | Fisher Rosemount Syst Inc | 図形要素を用いてプロセスコントロール環境を構成するためのシステム |
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