JPH0214733B2 - - Google Patents
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- Publication number
- JPH0214733B2 JPH0214733B2 JP60137394A JP13739485A JPH0214733B2 JP H0214733 B2 JPH0214733 B2 JP H0214733B2 JP 60137394 A JP60137394 A JP 60137394A JP 13739485 A JP13739485 A JP 13739485A JP H0214733 B2 JPH0214733 B2 JP H0214733B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- input
- output
- common bus
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
〔概要〕
メモリより読出した命令をを直接、デコード処
理するとともに、並列してECC回路を通して命
令レジスタにセツトし、エラーがなければ直接デ
コード処理した内容にもとづいて命令実行を行な
いエラーが存在する場合はECC回路にて修正済
の命令レジスタ内の命令をデコード処理して命令
実行を行なうように構成された命令処理装置にお
いて、共通バスを使用して他装置に入出力命令を
発行しようとしたとき共通バスがビジー等の原因
により当該入出力命令が実行できないとき、メモ
リから命令再読出しを行なうことなく命令レジス
タにセツトされている同一入出力命令をデコード
して命令実行するものである。
理するとともに、並列してECC回路を通して命
令レジスタにセツトし、エラーがなければ直接デ
コード処理した内容にもとづいて命令実行を行な
いエラーが存在する場合はECC回路にて修正済
の命令レジスタ内の命令をデコード処理して命令
実行を行なうように構成された命令処理装置にお
いて、共通バスを使用して他装置に入出力命令を
発行しようとしたとき共通バスがビジー等の原因
により当該入出力命令が実行できないとき、メモ
リから命令再読出しを行なうことなく命令レジス
タにセツトされている同一入出力命令をデコード
して命令実行するものである。
本発明は、命令処理装置と他の装置が共通バス
により接続され、命令処理装置が他の装置との間
で情報の授受を行なうとき入出力命令を使用する
構成のデータ処理装置における命令処理装置の命
令実行方式に関するものである。
により接続され、命令処理装置が他の装置との間
で情報の授受を行なうとき入出力命令を使用する
構成のデータ処理装置における命令処理装置の命
令実行方式に関するものである。
従来の命令処理装置においては共通バスを使用
する入出力命令が他装置のサイクルスチール動作
と競合して共通バスを獲得できずに実行できない
ときは、この命令実行シーケンスをクリアし、他
装置のサイクルスチール動作後、再び同一入出力
命令をメモリより読出してデコードし実行するよ
うにしていた。
する入出力命令が他装置のサイクルスチール動作
と競合して共通バスを獲得できずに実行できない
ときは、この命令実行シーケンスをクリアし、他
装置のサイクルスチール動作後、再び同一入出力
命令をメモリより読出してデコードし実行するよ
うにしていた。
上記方式によると、再びメモリから命令を読出
してくる時間だけ、命令処理能力が低下するとい
う欠点がある。
してくる時間だけ、命令処理能力が低下するとい
う欠点がある。
本発明は共通バスを使用する入出力命令が共通
バスを獲得できずに実行できないとき再び当該入
出力命令をメモリが読出してくることなく、
ECC回路を経由して命令レジスタに保持されて
いる同一入出力命令を使用し、当該同一入出力命
令をデコードして再実行するようにしたものであ
る。
バスを獲得できずに実行できないとき再び当該入
出力命令をメモリが読出してくることなく、
ECC回路を経由して命令レジスタに保持されて
いる同一入出力命令を使用し、当該同一入出力命
令をデコードして再実行するようにしたものであ
る。
本発明は、ECC回路を有する命令処理装置に
おいて、高速処理のために通常は、メモリから読
出した命令を直接デコード処理して命令を実行
し、エラーのある場合のみECC回路で修正され
た命令を実行するという構成を利用し、共通バス
を使用する入出力命令が共通バスを獲得できずに
実行できないときECC回路の出力を保持してい
る命令レジスタの内容にもとづいて同一入出力命
令を実行するようにしている。このため、再びメ
モリから命令を読出す必要がなくなり、命令処理
能力を向上させることができる。
おいて、高速処理のために通常は、メモリから読
出した命令を直接デコード処理して命令を実行
し、エラーのある場合のみECC回路で修正され
た命令を実行するという構成を利用し、共通バス
を使用する入出力命令が共通バスを獲得できずに
実行できないときECC回路の出力を保持してい
る命令レジスタの内容にもとづいて同一入出力命
令を実行するようにしている。このため、再びメ
モリから命令を読出す必要がなくなり、命令処理
能力を向上させることができる。
第２図は、本発明が適用される１実施例の通信
制御装置のブロツク構成を示す図である。
制御装置のブロツク構成を示す図である。
図中、２０は命令処理装置である中央制御部
（CCU）、２１はメモリ、２２は回線制御部、２
３はチヤネルアダプタ（CA）、２４は回線対応
部、２５は共通バスである。
（CCU）、２１はメモリ、２２は回線制御部、２
３はチヤネルアダプタ（CA）、２４は回線対応
部、２５は共通バスである。
ここで、中央制御部２０はメモリ２１にある制
御プログラムを実行する命令処理装置であり、チ
ヤネルアダプタ２３、回線制御部２２は、中央制
御部２０からの入出力命令により制御され、また
サイクルスチールによりメモリ２１とデータ転送
を行う。
御プログラムを実行する命令処理装置であり、チ
ヤネルアダプタ２３、回線制御部２２は、中央制
御部２０からの入出力命令により制御され、また
サイクルスチールによりメモリ２１とデータ転送
を行う。
第１図は、実施例の中央制御部の内部構成を示
すブロツク図であり、図中、１はメモリ（MS）
２はメモリ読出データレジスタ（MRDR）、３は
ECC回路、４は命令レジスタ（IR）、５は命令デ
コード回路、６はシーケンス制御回路、７はバス
制御回路、８は演算回路（ALU）、９は作業レジ
スタ、１０はメモリアドレスレジスタ（SAR）、
１１は命令アドレスレジスタ（IAR）、１２はメ
モリ書込データレジスタ（MWDR）、１３は
ECC回路、１４は共通バスである。
すブロツク図であり、図中、１はメモリ（MS）
２はメモリ読出データレジスタ（MRDR）、３は
ECC回路、４は命令レジスタ（IR）、５は命令デ
コード回路、６はシーケンス制御回路、７はバス
制御回路、８は演算回路（ALU）、９は作業レジ
スタ、１０はメモリアドレスレジスタ（SAR）、
１１は命令アドレスレジスタ（IAR）、１２はメ
モリ書込データレジスタ（MWDR）、１３は
ECC回路、１４は共通バスである。
第１図の動作は以下の通りである。
MSIから読出されたデータは、MRDR２にセ
ツトされる。
ツトされる。
MRDR２の出力データが命令デコード回路５
でデコードされると同時にECC回路３により１
ビツトエラーが自動修正され、IR４に保持され
る。
でデコードされると同時にECC回路３により１
ビツトエラーが自動修正され、IR４に保持され
る。
このとき１ビツトエラーが発生したら、前記
MRDR２の出力データによるデコードを無効に
し、IR４の出力データを命令デコード回路５で
デコードする。
MRDR２の出力データによるデコードを無効に
し、IR４の出力データを命令デコード回路５で
デコードする。
デコードの結果、シーケンス制御回路６の制御
により命令が実行される。
により命令が実行される。
命令が共通バスを使用する入出力命令のとき
は、シーケンス制御回路６からバス制御回路７へ
通知され、バス制御回路７はバスを獲得しようと
するが、このとき例えばチヤネルアダプタよりサ
イクルスチールがあつたとすると、バス制御回路
７はシーケンス制御回路６へ通知する。
は、シーケンス制御回路６からバス制御回路７へ
通知され、バス制御回路７はバスを獲得しようと
するが、このとき例えばチヤネルアダプタよりサ
イクルスチールがあつたとすると、バス制御回路
７はシーケンス制御回路６へ通知する。
シーケンス制御回路６は、この入出力命令の制
御を無効にし、サイクルスチールの制御を行う。
そしてサイクルスチールが終了したら、前記実行
できなかつた入出力命令はIR４に保持されてい
るので、IR４の出力データを命令デコード回路
５でデコードし実行する。
御を無効にし、サイクルスチールの制御を行う。
そしてサイクルスチールが終了したら、前記実行
できなかつた入出力命令はIR４に保持されてい
るので、IR４の出力データを命令デコード回路
５でデコードし実行する。
本発明によれば、命令を読出すためのメモリア
クセス回数が減少するので命令処理能力が向上す
る。
クセス回数が減少するので命令処理能力が向上す
る。
第１図は実施例の中央制御部の内部構成を示す
ブロツク図、第２図は本発明が適用される１実施
例の通信制御装置のブロツク構成を示す図であ
る。 第１図において、１はメモリ、３はECC回路、
４は命令レジスタ、５は命令デコード回路、６は
シーケンス制御回路、７はバス制御回路、１４は
共通バスである。
ブロツク図、第２図は本発明が適用される１実施
例の通信制御装置のブロツク構成を示す図であ
る。 第１図において、１はメモリ、３はECC回路、
４は命令レジスタ、５は命令デコード回路、６は
シーケンス制御回路、７はバス制御回路、１４は
共通バスである。
Claims (1)
- 【特許請求の範囲】 １ メモリより読出した命令をエラーチエツク訂
正回路によるエラー自動修正を行なわずにデコー
ドする手段と、 上記エラーチエツク訂正回路によりエラー自動
修正した命令を命令レジスタに保持する手段と、 エラー発生時には上記命令レジスタに保持され
た命令を再びデコードする手段とを有する命令処
理装置であつて、 共通バスにより他装置と接続され、他装置との
間の情報授受を共通バスを使用する入出力命令に
よつて実行する命令処理装置において、 上記共通バスを使用する入出力命令が共通バス
を獲得できずに実行できないとき、再び当該入出
力命令をメモリから読出してくることなく、上記
命令レジスタに保持された命令をデコードする手
段を使用して当該入出力命令を再実行するよう構
成したことを特徴とする命令処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137394A JPS61294557A (ja) | 1985-06-24 | 1985-06-24 | 命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137394A JPS61294557A (ja) | 1985-06-24 | 1985-06-24 | 命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294557A JPS61294557A (ja) | 1986-12-25 |
| JPH0214733B2 true JPH0214733B2 (ja) | 1990-04-09 |
Family
ID=15197642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137394A Granted JPS61294557A (ja) | 1985-06-24 | 1985-06-24 | 命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294557A (ja) |
-
1985
- 1985-06-24 JP JP60137394A patent/JPS61294557A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294557A (ja) | 1986-12-25 |
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