JPH0422477Y2 - - Google Patents

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 この考案は、Ａ／Ｄ変換機と共に用いられるサ
ンプルホールド回路のオフセツト電圧調整回路に
関する。

(ロ) 従来技術 従来より、サンプルホールド回路のオフセツト
電圧調整回路としては、例えば、第３図に示すよ
うに、（＋）Ｂ電源と（−）Ｂ電源とを抵抗器２
０，２１及びオフセツト電圧調整用の半固定抵抗
器２２とを介して接続すると共に、半固定抵抗器
２２の摺動子２２ｃを演算増幅器２３の反転入力
端子に接続して、オフセツト電圧を調整するよう
にしたサンプルホールド回路のオフセツト電圧調
整回路が提供されていた。

(ハ) 考案が解決しようとする問題点 しかし、上記した従来のものにおいては、（＋）
Ｂ電源と演算増幅器２３の非反転入力端子との間
の合成抵抗値をRaとし、（−）電源を演算増幅器
２３の非反転入力端子との間の合成抵抗値をRb
とすれば、演算増幅器２３の入力インピーダンス
はRa・Rb／（Ra＋Rb）となると共に、Ra，Rb
が高抵抗の場合には演算増幅器２３の入力インピ
ーダンスが大となりノイズの影響を受けやすく、
また、（＋）Ｂ電源、（−）Ｂ電源に変動の少ない
安定した電源を使用しないとオフセツト電圧が変
動してしまい、ノイズを発生する等サンプルホー
ルド回路が安定に動作しないという欠点があつ
た。

この考案は上記した点に鑑みてなされたもので
あり、その目的とするところは、ノイズの影響を
受けずに安定に動作するサンプルホールド回路の
オフセツト電圧調整回路を提供することにある。

(ニ) 問題を解決するための手段 この考案に係るサンプルホールド回路のオフセ
ツト電圧調整回路によれば、サンプリング用アナ
ログスイツチと演算増幅器とこの演算増幅器の入
力インピーダンスを高めるために用いるFETバ
ツフア増幅器とからなる位相反転型サンプルホー
ルド回路のオフセツト電圧調整回路において、前
記FETバツフア増幅器のFETのソースと演算増
幅器の反転入力端子との間、または、演算増幅器
の反転入力端子とマイナス電源との間に可変出来
る抵抗器を設けてノイズの影響を受けずにサンプ
ルホールド回路が安定に動作するようにしたもの
である。

(ホ) 作用 この考案によれば、サンプルホールド回路の演
算増幅器の非反転入力を直接接地することができ
るので非反転入力からのノイズの影響を受けにく
く従つて、このサンプルホールド回路は安定に動
作する。

(ヘ) 実施例 この考案に係る実施例を第１図乃至第２図に基
づいて説明する。

第１図は要部の回路図、第２図はこの回路のバ
ツフア増幅器として使用されるFETの動作点を
示す特性図である。

図中、「IN」は入力端子、「OUT」は出力端
子、１は抵抗器、２はアナログスイツチ、３は後
段の演算増幅器の入力インピーダンスを高めるた
めに用いられるバツフア用のFET、４はオフセ
ツト電圧を調整するための半固定抵抗器、５は抵
抗器、６は演算増幅器、７は抵抗１と共にサンプ
ルホールド回路の電圧利得を決定するための抵抗
器、８はホールド時の電圧保持用のコンデンサで
ある。

入力端子「IN」には、抵抗器１の一方の端子
が接続され、この抵抗器１の他方の端子はアナロ
グスイツチ２のコモン端子２ｃに接続している。

アナログスイツチ２の一方の端子２ｈは接地さ
れていてアナログスイツチ２の他方の端子２ｓは
FET３のゲートに接続している。

FET３のドレインは（＋）電源（図示してい
ない）に接続され、FET３のソースは半固定抵
抗器４と抵抗器５との直列回路を介して（−）電
源（図示していない）に接続している。

半固定抵抗器４の摺動子４ｃは、半固定抵抗器
４と抵抗器５とが接続している線路６ａに接続さ
れていて、この線路６ａは演算増幅器６の反転入
力端子に接続され、演算増幅器６の非反転入力端
子はアースに接続され、更に、演算増幅器６の出
力線路６ｂは端子「OUT」に接続されている。

演算増幅器６の出力線路６ｂとアナログスイツ
チ２のコモン端子２ｃとは、抵抗器７を介して接
続され、このサンプルホールド回路の電圧利得を
所望の値に決定している。

また、演算増幅器の出力線路６ｂとFET３の
ゲートとはコンデンサ８を介して接続されていて
積分回路を形成しホールド時の電圧保持を行うよ
うになつている。

次に、上記のように構成されたサンプルホール
ド回路のオフセツト電圧調整回路の動作について
説明する。

今、アナログスイツチ２のコモン端子２ｃと端
子２ｓが接続している時に半固定抵抗器４をまわ
して演算増幅器６のオフセツト電圧が完全に調整
されたとすれば、演算増幅器６の非反転入力は接
地されているので非反転入力の電圧はOVであ
り、従つて、反転入力の電圧も同様にOVであ
る。そして、出力線路６ｂの電圧もOVであるの
でFET３のゲート電圧もOVとなる。

さて、FET３を第２図の動作点で動作させる
には、ゲートのバイアス電圧が必要である。

線路６ａの電圧がOVであるから、FET３のソ
ース電流をIds、ゲート電圧をVg，半固定抵抗器
４の抵抗値をRvとすれば次に示す式 Vg＝Ids・Rv を満足するように半固定抵抗器４をまわせば必要
なバイアス電圧VgがFET３のゲートに与えられ
ると共に所望のソース電流Idsが流れて、演算増
幅器６のオフセツト電圧を正確にOVに調整する
ことができる。

この実施例では、FET３のソースと演算増幅
器６の反転入力とを半固定抵抗器４を介して接続
するようにしたが、逆に、FET３のソースと演
算増幅器の反転入力とを固定抵抗器を介して接続
し、更に、演算増幅器の反転入力と（−）電源と
を半固定抵抗器を介して接続してもよい。

また、FET３のソースに半固定抵抗器の一方
の端子を接続し、（−）電源にこの半固定抵抗器
の他方の端子を接続し、更に、この半固定抵抗器
の摺動子と演算増幅器６の反転入力とを接続する
ようにしてもこの考案の目的を達成することがで
きる。

上記した実施例では、オフセツト電圧調整用に
半固定抵抗器を用いたが、抵抗値を可変出来るも
のであれば、どのような種類の抵抗器でもよい。

(ト) 考案の効果 この考案に係るサンプルホールド回路のオフセ
ツト電圧調整回路によれば、サンプルホールド回
路の演算増幅器の非反転入力からの直接接地する
ことができるので非反転入力がノイズの影響を受
けにくく従つて、このサンプルホールド回路は安
定に動作する。

しかも、安価に構成することができるため、実
施も容易である等の優れた特長を有している。

【図面の簡単な説明】

第１図乃至第２図はこの考案の実施例を示し、
第１図は要部の回路図、第２図はFETの動作点
を示す特性図、第３図は従来の実施例を示す回路
図である。 主要部分の符号の説明、１，５，７……抵抗
器、２……アナログスイツチ、３……FET、４
……半固定抵抗器、６……演算増幅器、８……コ
ンデンサ。

Claims (1)

1. 【実用新案登録請求の範囲】 サンプリング用アナログスイツチと演算増幅器
   とこの演算増幅器の入力インピーダンスを高める
   ために用いるFETバツフア増幅器とからなる位
   相反転型サンプルホールド回路のオフセツト電圧
   調整回路において、 前記FETバツフア増幅器のFETのソースと演
   算増幅器の反転入力端子との間、または、演算増
   幅器の反転入力端子とマイナス電源との間に可変
   出来る抵抗器を設けたことを特徴とするサンプル
   ホールド回路のオフセツト電圧調整回路。